[发明专利]半导体结构的制造方法及半导体结构

说明书

本发明实施例提供一种半导体结构的制造方法及半导体结构，半导体的制造方法包括：提供基底；在所述基底上形成层叠设置的电接触层、底部阻挡层和导电层；所述导电层的材料包括钼。本发明实施例能够减小半导体结构的电阻，提高半导体结构的导电性能。

技术领域

本发明实施例涉及半导体领域，特别涉及一种半导体结构的制造方法及半导体结构。

背景技术

半导体结构中的存储器是用来存储程序和各种数据信息的记忆部件，随机存储器分为静态随机存储器和动态随机存储器。动态随机存储器通常包括电容器以及与电容器连接的晶体管，电容器用来存储代表存储信息的电荷，晶体管是控制电容器的电荷流入和释放的开关。在写入数据时字线给出高电平，晶体管导通，位线向电容器充电。读出时字线同样给出高电平，晶体管导通，电容器放电，使位线获得读出信号。

然而，随着半导体结构工艺节点的不断缩小，半导体的性能有待进一步提高。

发明内容

本发明实施例提供一种半导体结构的制造方法及半导体结构，以提高半导体结构的性能。

为解决上述问题，本发明实施例提供一种半导体结构的制造方法，包括：提供基底；在所述基底上形成层叠设置的电接触层、底部阻挡层和导电层；所述导电层的材料包括钼。

另外，所述导电层为单层结构。

另外，所述导电层为多层结构，所述导电层包括与所述底部阻挡层相接触的接触区和位于所述接触区上的连接区；所述接触区的材料包括钼，且在同一刻蚀条件下，所述连接区的刻蚀速率大于所述接触区的刻蚀速率。

另外，所述连接区的材料包括钨。

另外，在垂直于所述基底顶面的方向上，所述接触区与所述连接区的厚度比在2:1～3:1范围内。

另外，形成所述电接触层、所述导电层和所述底部阻挡层的方法包括：在所述基底上形成初始电接触层，在所述初始电接触层上形成初始底部阻挡层；在所述初始底部阻挡层上形成初始导电层；对所述初始电接触层、所述初始底部阻挡层和所述初始导电层进行图形化处理，形成所述电接触层、所述导电层和所述底部阻挡层。

另外，通过干法刻蚀的方法对所述初始导电层进行图形化处理，在刻蚀所述初始导电层的过程中，刻蚀气体为氯气，刻蚀气体的流量为10sccm～40sccm。

另外，形成所述初始导电层后还包括步骤：在所述初始导电层上形成初始顶部阻挡层；对所述初始顶部阻挡层进行图形化处理，形成顶部阻挡层。

另外，在所述初始导电层上形成所述初始顶部阻挡层的步骤包括：采用远程等离子体氮化工艺对所述初始导电层进行处理，以形成所述初始顶部阻挡层。

另外，形成所述导电层后还包括步骤：采用远程等离子体氮化工艺在所述导电层的侧壁形成侧壁阻挡层。

本发明实施例还提供一种半导体结构，包括：基底；位于所述基底上的电接触层；位于所述电接触层上的底部阻挡层；位于所述底部阻挡层上的导电层；所述导电层的材料包括钼。

另外，所述导电层为单层结构。

另外，所述导电层为多层结构，所述导电层还包括与所述底部阻挡层相接触的接触区和位于所述接触区上的连接区；所述接触区的材料包括钼，且在同一刻蚀条件下，所述连接区的刻蚀速率大于所述接触区的刻蚀速率。

另外，所述半导体结构还包括：位于所述导电层上的顶部阻挡层。

另外，在垂直于所述基底顶面的方向上，所述底部阻挡层的厚度大于所述顶部阻挡层的厚度。

另外，所述底部阻挡层在垂直于所述基底顶面的方向上的厚度为1nm～5nm；所述顶部阻挡层在垂直于所述基底顶面的方向上的厚度为0.1nm～1nm。