[发明专利]一种三维半导体雪崩光电探测芯片及其制备方法

说明书

本发明属于光电探测领域，公开了一种三维半导体雪崩光电探测芯片及其制备方法。该方法包括：(a)在SOI基片上预规划掺杂区域，所述SOI基片包括由下至上依次堆叠的半导体材料衬底、绝缘层、绝缘层上半导体；(b)通过扩散或离子注入形成P型基体；(c)在P型衬底上通过扩散或离子注入在图中位置分别形成重掺杂P型区域及重掺杂N型区域；(d)在预规划的电极位置沉积金属层，刻蚀金属层形成金属电极(e)刻蚀去掉不需要的半导体材料形成隔离。本发明的半导体雪崩光电探测芯片具有三维结构，从而提高半导体雪崩光电探测芯片的吸收面积和探测效率。

技术领域

本发明属于光电探测领域，更具体地，涉及一种三维半导体雪崩光电探测芯片的制作方法。

背景技术

半导体雪崩光电探测芯片是一种在激光通信中使用的光敏元件。其基本工作原理为：在半导体材料制成的光电二极管的P-N结上加上反向偏压后，射入的光被P-N结吸收后会形成光电流，使反向偏压进一步增大超过击穿电压，则会器件内部产生“雪崩”(即光电流成倍地激增)的现象，利用载流子的雪崩倍增效应可以来放大光电信号以提高检测的灵敏度。

半导体雪崩光电探测芯片可应用在PET、激光探测、安全检测、高能物理弱光分析等众多领域，但传统半导体雪崩光电探测芯片采用平面结构，限制了其吸收面积及探测效率。

发明内容

针对现有技术的以上缺陷或改进需求，本发明提供了一种三维半导体雪崩光电探测芯片及其制备方法，其目的在于，通过将半导体表面的平面结构或多层堆叠结构加工成位于同一层内的三维结构，提高半导体雪崩光电探测芯片的吸收面积和探测效率，从而提升其灵敏度、稳定性以及工作寿命。

为实现上述目的，按照本发明的一个方面，提供了一种三维半导体雪崩光电探测芯片的制备方法，包括如下步骤：

(a)在SOI基片上预规划掺杂区域，所述SOI基片包括由下至上依次堆叠的半导体材料衬底、绝缘层、绝缘层上半导体；所述掺杂区域包括至少一对梳状区域，所述一对梳状区域包括P型梳状区和N型梳状区，所述P型梳状区和N型梳状区的梳齿一一对应连接；

(b)在绝缘层上半导体上进行多次扩散或离子注入形成P型基体；

(c)按照预规划的掺杂区域，在P型基体上通过扩散或离子注入，分别在N型梳状区和P型梳状区进行重掺杂形成重掺杂N型区域和重掺杂P型区域；其中，N型梳状区和P型梳状区中的一个完全进行重掺杂，另一个仅在梳齿以外的区域进行重掺杂；

(d)在预规划的电极位置沉积金属层，刻蚀金属层形成至少一对金属电极；所述一对金属电极分别连接N型梳状区和P型梳状区；

(e)刻蚀去掉绝缘层上半导体上非规划区域内的半导体材料形成隔离。

进一步地，所述半导体材料为硅、锗、硒化铟、石墨烯、氮化镓、硒化锌、砷化镓、碳化硅、铟镓砷、碲镉汞或铝镓砷。

进一步地，所述P型梳状区和N型梳状区的梳齿形状为矩形、锯齿形、梯形、多边形或不规则形。

进一步地，所述P型梳状区和N型梳状区的梳齿连接方式为拼接或对接。

进一步地，步骤(b)中P型基体的掺杂浓度为1×10¹⁰/cm³～1×10¹⁸/cm³，步骤(c)中重掺杂N型区域和重掺杂P型区域的重掺杂浓度大于P型基体的掺杂浓度且为1×10¹⁸/cm³～1×10²²/cm³。

进一步地，所述P型梳状区和/或N型梳状区的梳齿宽度为0.1μm～50μm，深度为0.1μm～50μm。