[发明专利]半导体制造方法和半导体结构

说明书

本发明涉及一种半导体制造方法和半导体结构，包括如下步骤：在半导体基板上形成金属层沟槽；在所述金属层沟槽上沉积金属保护层和旋涂硬掩模；在所述金属层沟槽下形成金属层连接结构；去除旋涂硬掩模和金属保护层，填充金属，形成金属层。通过在金属层沟槽上沉积金属保护层和旋涂硬掩模，使沉积金属保护层覆盖金属层沟槽；再在金属层沟槽下形成金属层连接结构，能够减少等离子处理工艺在金属层沟槽导致的介电常数变化，从而改善半导体元件的性能。

技术领域

本申请涉及半导体技术领域，具体涉及一种半导体制造方法和半导体结构。

背景技术

随着半导体元件的集成度逐渐增加，电子集成电路的线宽缩小，其线结构体的大小逐渐精细化，同时线结构体件之间的间距也逐渐缩小，从而导在形成金属线结构时产生的寄生电容增加，半导体元件性能的改善变得困难。然而，半导体结构体产生的电阻和电容会导致RC延迟时间增加。为了减少RC延迟时间，提升半导体元件性能，现在的努力方向是减少金属线和金属线间绝缘的介质层的介电率，业界对减少绝缘体的介电常数进行了许多努力，现已开发出介电层常数在2.5左右的Low K绝缘材料，并广泛应用。

但是，即使使用了低介电常数的电介质层，在沉积工艺后，为了制作金属配线与连接结构而进行干式刻蚀与湿式刻蚀工艺时，因为等离子处理工艺导致膜质受到损伤，会使沉积的绝缘膜的介电常数变高。

因此，需要一种能够降低因为等离子处理工艺导致的绝缘膜的介电常数变高的半导体制造方法和半导体结构。

发明内容

针对上述存在的问题，本申请提供了一种半导体制造方法，包括如下步骤：在半导体基板上形成金属层沟槽；在所述金属层沟槽上沉积金属保护层和旋涂硬掩模；在所述金属层沟槽下形成金属层连接结构；去除旋涂硬掩模和金属保护层，填充金属，形成金属层。

针对上述存在的问题，本申还请提供了一种半导体结构，根据上述方法形成。

本申请的优点在于：通过在金属层沟槽上沉积金属保护层和旋涂硬掩模，使沉积金属保护层覆盖金属层沟槽；再在金属层沟槽下形成金属层连接结构，能够减少等离子处理工艺在金属层沟槽导致的介电常数变化，从而改善半导体元件的性能。

附图说明

通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：

图1示出了现有的半导体结构中膜质损伤的结构示意图；

图2示出了现有的半导体结构的刻蚀金属层的示意图；

图3示出了现有的半导体结构的去除旋涂硬掩模的示意图；

图4示出了本申请实施方式的半导体结构示意图；

图5示出了本申请实施方式的半导体制造方法的步骤示意图；

图6示出了本申请实施方式的刻蚀金属层的示意图；

图7示出了本申请实施方式的去除旋涂硬掩模的示意图。

具体实施方式

以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。

在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。