[发明专利]用于监控外延工艺对晶体管性能影响的测试结构及方法

权利要求书

1.一种用于监控外延工艺对晶体管性能影响的测试结构，其特征在于，所述测试结构包括晶体管测试区和密度控制区；

所述密度控制区设有多个有源区密度相同的基本单元，能通过设置不同数量比例的P型单元和N型单元，实现对所述测试结构中目标外延层密度的控制；

所述晶体管测试区设有若干个目标基本单元，且通过测试线路并联每个目标基本单元中的其中一个晶体管，用于测量评估晶体管的性能；

其中，每个所述基本单元均至少包括一个晶体管，所述P型单元为晶体管为P沟MOS晶体管的基本单元，所述N型单元为晶体管为N沟MOS晶体管的基本单元；所述目标基本单元是指P型单元和N型单元中的其中一种类型的基本单元，且目标基本单元的晶体管采用了分子外延工艺;所述有源区密度为所述基本单元中有源区的面积占比；所述目标外延层的密度为目标基本单元的外延层在电路版图中的面积占比。

2.根据权利要求1所述的用于监控外延工艺对晶体管性能影响的测试结构，其特征在于，所述测试结构中所有基本单元的有源区密度相同。

3.根据权利要求1所述的用于监控外延工艺对晶体管性能影响的测试结构，其特征在于，所述晶体管测试区中的目标基本单元的数量为2-36个。

4.根据权利要求1所述的用于监控外延工艺对晶体管性能影响的测试结构，其特征在于，所述测试线路包括源端测量信号线、漏端测量信号线和栅端测量信号线；

在所述晶体管测试区，每个目标基本单元中取一个晶体管并联连接：每个用于并联的晶体管的源端均与所述源端测量信号线连接，每个用于并联的晶体管的漏端均与所述漏端测量信号线连接，每个用于并联的晶体管的栅端均与所述栅端测量信号线连接。

5.一种监控外延工艺对晶体管性能影响的方法，利用权利要求1-4任意一项所述测试结构实现，其特征在于，包括下述步骤：

根据要监控的目标外延层的密度范围，取多个目标外延层密度值，并为每个目标外延层密度值设置一个测试结构组，使所述测试结构组中测试结构的目标外延层密度为对应的目标外延层密度值；其中，每个所述测试结构组中至少包括一个测试结构；

利用每个所述测试结构组中测试结构测量晶体管的电性参数，获得测试结构组对应的晶体管电性参数值集合；

根据所述测试结构组对应的晶体管电性参数值集合和所述要监控的目标外延层密度范围评估外延工艺对晶体管性能的影响。

6.根据权利要求5所述的监控外延工艺对晶体管性能影响的方法，其特征在于，所有测试结构的密度控制区中，基本单元的有源区密度都相同。

7.根据权利要求6所述的监控外延工艺对晶体管性能影响的方法，其特征在于，所述测试结构的目标外延层密度值通过设置所述测试结构的密度控制区中P型单元和N型单元的数量比例进行控制。

8.根据权利要求5所述的监控外延工艺对晶体管性能影响的方法，其特征在于，所述根据所述测试结构组对应的晶体管电性参数值集合和所述要监控的目标外延层密度范围评估外延工艺对晶体管性能的影响，包括：

对每个测试结构组的晶体管电性参数值集合进行数据处理，获得处理后的晶体管电性参数值；

利用设置的多个目标外延层密度值，及通过对应测试结构组获得的处理后晶体管电性参数值，绘制目标外延层密度与晶体管电性参数的关系曲线，用于评估外延工艺的窗口大小。

9.根据权利要求5所述的监控外延工艺对晶体管性能影响的方法，其特征在于，所述要监控的目标外延层的密度范围为5%~85%。

10.根据权利要求5所述的监控外延工艺对晶体管性能影响的方法，其特征在于，所述晶体管的电性参数采用饱和电流、饱和阈值电压或关闭电流。