[发明专利]亚时钟电流脉冲生成器

权利要求书

1.一种延迟锁定环路，包括：

控制环路，被配置为接收参考时钟信号和反馈时钟信号，并且基于所述参考时钟信号和所述反馈时钟信号，生成第一偏置电压和第二偏置电压；

延迟链，被配置为接收所述参考时钟信号，并且生成所述参考时钟信号的N个连续延迟版本，所述参考时钟信号的所述N个连续延迟版本各自在所述延迟链的连续抽头处；以及

脉冲解码器，被配置为通过选择所述延迟链的抽头以用作输入，生成具有如下脉冲宽度的脉冲输出信号，所述脉冲宽度等于所述参考时钟信号的脉冲宽度的期望分数；

其中所述延迟链包括N个延迟单元；

其中n是在1和N之间的整数，所述N个延迟单元中的每个第n延迟单元包括：

延迟块，被配置为接收第(n-1)延迟输出信号，并且生成第n经延迟的信号，所述第n经延迟的信号等于所述参考时钟信号延迟了如下：所述参考时钟信号的n/N减去附加延迟，其中如果(n-1)等于零，则所述延迟块被代替地配置为接收所述参考时钟信号；

虚拟块，包括：

被配置为接收所述第n经延迟的信号、并且在所述延迟链的第n抽头处输出所述第n经延迟的信号的电路；以及

虚拟逻辑，被配置为从所述电路接收所述第n经延迟的信号，并且向所述第n经延迟的信号添加所述附加延迟，所述附加延迟是所述脉冲解码器中的延迟时间的函数，并且所述虚拟逻辑被配置为生成第n延迟输出信号，所述第n延迟输出信号等于被所述附加延迟延迟过的所述第n经延迟的信号；并且

其中所述反馈时钟信号是所述第N延迟输出信号。

2.根据权利要求1所述的延迟锁定环路，其中所述脉冲解码器进一步被配置为接收输入整数m；并且其中所述期望分数是m/N。

3.根据权利要求1所述的延迟锁定环路，其中被配置为接收所述第n经延迟的信号、并且在所述延迟链的第n抽头处输出所述第n经延迟的信号的所述电路是缓冲电路，所述缓冲电路被配置为接收所述第n经延迟的信号、对所述第n经延迟的信号进行缓冲、并且在所述延迟链的第n抽头处输出所述第n经延迟的信号。

4.根据权利要求1所述的延迟锁定环路，其中每个第n延迟单元的所述延迟块可以包括：

第一电流源晶体管，被配置为通过所述第一偏置电压而被偏置，并且被配置为生成第一偏置电流；

第二电流源晶体管，被配置为通过所述第二偏置电压而被偏置，并且被配置为生成第二偏置电流；

反相器，包括反相器PMOS晶体管和反相器NMOS晶体管，所述反相器PMOS晶体管具有被耦合到所述第一电流源晶体管的源极以接收所述第一偏置电流、并且具有被配置为接收所述第(n-1)延迟输出信号的栅极，所述反相器NMOS晶体管具有被耦合到所述反相器PMOS晶体管的漏极的漏极、具有被耦合到所述第二电流源晶体管的源极以接收所述第二偏置电流、并且具有被配置为接收所述第(n-1)延迟输出信号的栅极，所述反相器被配置为在所述反相器PMOS晶体管的所述漏极、以及所述反相器NMOS晶体管的所述漏极处生成所述第n经延迟的信号；以及

伪反相器，包括伪反相器PMOS晶体管和伪反相器NMOS晶体管，所述伪反相器PMOS晶体管具有被耦合到所述第一电流源晶体管的源极以接收所述第一偏置电流、具有被耦合到接地的漏极、并且具有被配置为接收所述第(n-1)延迟输出信号的补码的栅极，所述伪反相器NMOS晶体管具有被耦合到供应电压的漏极、具有被耦合到所述第二电流源晶体管的源极以接收所述第二偏置电流、并且具有被配置为接收所述第(n-1)延迟输出信号的所述补码的栅极。