[发明专利]半导体结构及制造方法

说明书

本申请公开了一种半导体结构及制造方法，该半导体结构包括：衬底，所述衬底上具有沟槽；位于所述沟槽壁上的栅介质层；位于所述沟槽下部的第一栅极；位于所述第一栅极上的第二栅极，其中第二栅极宽度小于第一栅极；隔离层，位于所述沟槽的上部，并至少填充至第二栅极与沟槽之间的一部分空隙。本申请的半导体结构，具有第一栅极和第二栅极，第二栅极位于第一栅极上且第二栅极的宽度小于第一栅极的宽度，第二栅极的两侧壁与衬底之间具有间隔，有源N型结型晶体管和重叠部分的金属与结之间存在较宽的间隔，改善了栅致漏极泄漏电流特性，解决了金属栅极电阻增加的问题。

技术领域

本申请涉及半导体技术领域，具体涉及一种半导体结构及制造方法。

背景技术

为了提高半导体芯片的集成度,半导体元件的尺寸正在逐渐缩小，因此为了在有限的面积内制造更多的晶体管，图形尺寸和图形之间的间隔也在减小。在尺寸缩小的单元晶体管上很难确保想要的动作特性,为了解决这些困难，掩埋字线的研发正在蓬勃发展。

如图1和图2所示的半导体结构，该半导体结构包括字线11和有源区12，图2为沿着图1中的线A-A’的截面示意图，图2中示出了衬底1、栅介质层2、功函数金属层3、隔离层6和栅极10，隔离层6位于栅极10顶面上。掩埋字线的结构因为金属栅极和有源N型结型晶体管的重叠(Overlap)区域中，GIDL(gateinduced drain leakage，栅致漏极泄漏电流)造成电流泄露，造成半导体元件的GIDL元件的Refresh特性(tREF,Refresh Time)劣化，为防止造成电流泄露，需改良掩埋字线(BW，掩埋字线)的形成方法。为改善上述问题，之前的技术在重叠区域内形成多晶硅膜质，但存在栅极电阻增加的问题,在缩小的图形尺寸中容易造成不良。

发明内容

本申请的目的是提供一种半导体结构及制造方法。为了对披露的实施例的一些方面有一个基本的理解，下面给出了简单的概括。该概括部分不是泛泛评述，也不是要确定关键/重要组成元素或描绘这些实施例的保护范围。其唯一目的是用简单的形式呈现一些概念，以此作为后面的详细说明的序言。

根据本申请实施例的一个方面，提供一种半导体结构，包括：

衬底，所述衬底上具有沟槽；

位于所述沟槽壁上的栅介质层；

位于所述沟槽下部的第一栅极；

位于所述第一栅极上的第二栅极，其中第二栅极宽度小于第一栅极；

隔离层，位于所述沟槽的上部，并至少填充至第二栅极与沟槽之间的一部分空隙。

根据本申请实施例的另一个方面，提供一种半导体结构的制造方法，包括：

提供一衬底；

在所述衬底上形成栅极沟槽；

在所述沟槽壁上形成栅介质层；

在所述沟槽下部形成第一栅极；

在所述第一栅极上形成第二栅极；其中，所述第二栅极的的宽度小于第一栅极；

在沟槽中填充隔离层，隔离层填充至第二栅极与沟槽之间的一部分空隙中。

根据本申请实施例的另一个方面，提供一种半导体器件，包括上述的半导体结构。

根据本申请实施例的另一个方面，提供一种电子设备，包括上述的半导体结构。

本申请实施例的其中一个方面提供的技术方案可以包括以下有益效果：