[发明专利]电容式隔离芯片

说明书

本发明公开了一种电容式隔离芯片及其制作方法，所涉及的电容式隔离芯片包括衬底、位于衬底上侧且相对设置的下极板与上极板、以及至少两层位于上极板与下极板之间的层间介质层；相邻两层间介质层之间还设置有金属布线层，且相邻两层间介质层中的上层层间介质层内形成有若干与其下侧相应金属布线层连接且填充有金属物的第一接触孔；金属布线层包括金属主体膜及设置于金属主体膜上表面的第一金属阻挡膜，电容式隔离芯片还具有设置于第一金属阻挡膜上表面的介质缓冲层；基于电容式隔离芯片的设置结构，在采用等离子体刻蚀金属布线层上侧相应层间介质层形成第一接触孔时，即使第一金属阻挡膜具有较相对较薄的厚度时也能保证第一接触孔的刻蚀均一性。

技术领域

本发明涉及半导体制造领域，尤其涉及一种电容式隔离芯片。

背景技术

参考图1所示，其为现有技术电容式隔离芯片一种常规结构示意图，所涉及电容式隔离芯片包括衬底100＇、位于衬底100＇上侧且相对设置的下极板200＇与上极板300＇、以及位于上极板300＇与下极板200＇之间的第一层间介质层41＇与第二层间介质层42＇，第一层间介质层41＇与第二层间介质层42＇之间设置有金属布线层500＇。现有技术中所涉及的金属布线层500＇通常具有如图2中所示的三层夹心结构，具体包括金属主体膜50＇、分别设置于金属主体膜50＇上、下表面的第一金属阻挡膜51＇与第二金属阻挡膜52＇。

在具体实施过程中，为实现金属布线层500＇与其上侧的电路结构形成连通，第二层间介质层42＇必须设置有若干内部填充有金属物40a＇的接触孔40＇。在采用等离子体刻蚀形成接触孔40＇时，各接触孔40＇在第二层间介质层42＇内的刻蚀进度必然存在一定的差异，而由于第二层间介质层42＇厚度通常比金属布线层500＇厚度要大很多，一些接触孔40＇在第二层间介质层42＇内通常累积有较大的进度差异。为使得接全部接触孔40＇在等离子体刻蚀的整个过程具有较好的均一性，避免在一些接触孔40＇还未刻蚀到金属布线层500＇时而另一些接触孔40＇已经在金属布线层500＇内刻蚀有较深深度甚至完全刻穿金属布线层500＇的问题，现有技术中所涉及的第一金属阻挡膜51＇必须设置有相对较厚的厚度，通常金属主体膜50＇的厚度D＇为第一金属阻挡膜51＇的厚度d1＇为左右。通过工艺控制，可以使得等离子体刻蚀第一金属阻挡膜51＇的速率远小于刻蚀第二层间介质层42＇的速率，如此先刻蚀到第一金属阻挡膜51＇的接触孔40＇会以较慢的第一速度向下刻蚀，而未刻蚀到第一金属阻挡膜51＇的接触孔40＇会以相对第一速度快得多的第二速度向下刻蚀，直至全部全部接触孔40＇均抵接至第一金属阻挡膜51＇，进而完成接触孔40＇成型。

此外，为使得金属布线层500＇具有较好的应力表现，第二金属阻挡膜52＇与第一金属阻挡膜51＇通常具有具有较为一致的厚度，即第二金属阻挡膜52＇的厚度d2＇也具有相对较大值。结合图2、图3所示，金属布线层500＇的具体形成过程包括：先在第一层间介质层41＇上表面沉积与金属布线层500＇相对应的金属膜，进而通过等离子体刻蚀掉除金属布线层500＇线路外的待刻区域50a＇以形成金属布线层500＇。在此过程中需要在一定程度上对金属膜的待刻区域50a＇进行一定程度的过刻，然由于等离子体对第二金属阻挡膜52＇的刻蚀速率较慢，对于较厚厚度第二金属阻挡膜52＇而言，所需过刻时间也会较长，如此在刻蚀过程中，等离子体会对第一层间介质层41＇上表面与待刻区域50a＇相对应的区域带来较大的损伤，而该损伤会大幅影响电容式隔离芯片上、下两极板之间隔离栅的隔离性能，当待刻区域50a＇的面积占比较大时，该影响会愈加明显。

有鉴于此，有必要提供一种改进的技术方案以解决上述问题。

发明内容

本发明旨在至少解决现有技术存在的技术问题之一，为实现上述发明目的，本发明提供了一种电容式隔离芯片，其具体设计方式如下。