[发明专利]形成半导体器件的方法以及系统

说明书

本公开描述了用于管理形成在半导体晶圆上的部件的平坦化的技术。所公开的技术通过调整在晶圆表面上的各个区域内形成的微凸块的图案密度来实现在晶圆表面上形成的微凸块结构的相对平坦化。可以增大或减小在给定晶圆表面区域内形成的微凸块的表面面积尺寸，以改变图案密度。可以将伪微凸块插入给定晶圆表面区域以增加图案密度。本发明的实施例还涉及形成半导体器件的方法以及系统。

技术领域

本发明的实施例涉及形成半导体器件的方法以及系统。

背景技术

在倒装芯片技术中，相对于形成在晶圆上的集成电路(“IC”)，金属焊盘形成在IC晶圆的上表面上。焊料凸块或铜凸块沉积在金属焊盘上。然后从晶圆上切割IC成IC管芯。切割的IC管芯被翻转并放置在载体衬底上，使得焊料凸块面向载体衬底上的连接件。然后，例如使用热超声接合或可选地回流焊工艺来重新熔化焊料凸块，使得IC牢固地耦合到载体衬底。在熔化的焊料凸块和连接件之间形成电连接。用电绝缘胶IC底部填充IC管芯和下面的载体衬底之间的小间隔。

扇出晶圆级封装件(“WLP”)可以用于封装一个管芯、并排的多个管芯、或者以层叠封装(“POP”)垂直配置的多个管芯。以扇出WLP方式的POP配置是通过垂直连接多个管芯的互连部件(诸如通孔)实现的。

在扇出WLP中，将测试合格的管芯放置在载体晶圆上。形成互连部件的层，其将管芯连接到相关联的I/O焊盘并且在各个互连的层本身之间。通过晶圆级工艺形成互连，其中使用的光刻胶和光刻工艺与前端晶圆制造工艺类似。因此，需要管理连续互连的层之间或之中的垂直对准。

CoWoS是一种在硅中介层上并入并排的多个IC块或小芯片的晶圆级多芯片封装技术，以实现更好的互连密度和性能。小芯片通过微凸块接合在硅中介层上，形成晶圆上芯片(CoW)。然后，CoW随后被减薄，使得TSV贯通孔被暴露。在硅中介层的另一侧上形成Cu凸块。然后将硅中介层单片化以获取IC管芯。通过将IC管芯接合到封装件衬底上来完成CoWoS封装件。

倒装芯片技术、扇出WLP技术或CoWoS技术、或者涉及用连接件将金属凸块/球耦合到载体衬底的类似技术，通常需要金属凸块/球的侧面上和在载体衬底的侧面上的非常平坦的安装表面。难以布置或维持金属凸块/球的侧面的平面化。金属凸块/球上的不平坦高度可能导致冷接头，即，与载体衬底上的连接件分离的金属凸块/球。

发明内容

本发明的实施例提供了一种形成半导体器件的方法，包括：接收形成在晶圆的表面上的多个部件的第一布局数据，表面包括在第一划分层级下的多个格栅区域；确定在第一划分层级下的多个格栅区域中的每个的初始图案密度值；通过调整多个格栅区域中的第一格栅区域的初始图案密度值来获取第一格栅区域的计划图案密度值，第一格栅区域的初始图案密度值基于第一划分层级下的多个格栅区域中的第二格栅区域的初始图案密度值；基于计划图案密度值来确定第一格栅区域的第二布局数据；以及至少部分地基于第一格栅区域的第二布局数据在晶圆的表面上形成多个部件。

本发明的另一实施例提供了一种形成半导体器件的系统，包括：晶圆处理工具，配置为在晶圆表面上形成多个连接部件；数据库，配置为存储多个连接部件的设计数据；以及基于处理器的控制器，可操作的控制晶圆处理工具以在晶圆表面上形成多个连接部件，包括以下动作：在第一划分层级下将晶圆表面划分为第一多个格栅区域；确定第一多个格栅区域中的第一格栅区域的第一图案密度值；基于第一多个格栅区域中的第二格栅区域的第二图案密度值来调整第一格栅区域的第一图案密度值；基于调整后的第一格栅区域的第一图案密度值来确定第一格栅区域的布局数据；和至少部分地基于第一格栅区域的布局数据来控制晶圆处理工具，以在晶圆的表面上形成多个连接部件。