[发明专利]半导体装置及其制造方法

说明书

一种半导体装置及其制造方法。所述半导体装置包括衬底、通道层、势垒层、一栅极结构，其包含：第一经掺杂III‑V族半导体、III‑V族半导体及导体。通道层设置于所述衬底上。势垒层设置于所述通道层上。第一经掺杂III‑V族半导体设置于所述势垒层上。III‑V族半导体设置于所述经掺杂III‑V族半导体上。导体设置于所述III‑V族半导体上，其中所述第一经掺杂III‑V族半导体之宽度大于所述导体之宽度。

技术领域

本公开系关于一半导体装置及其制造方法，特别系关于具有III-V族半导体之一半导体装置及其制造方法。

背景技术

包括直接能隙(direct bandgap)半导体之组件，例如包括三五族材料或III-V族化合物(Category:III-V compounds)之半导体组件，由于其特性而可在多种条件或环境(例如不同电压、频率)下操作或运作。

上述半导体组件可包括异质接面双极晶体管(heterojunction bipolartransistor，HBT)、异质接面场效晶体管(heterojunction field effect transistor，HFET)、高电子迁移率晶体管(high-electron-mobility transistor，HEMT)，或调变掺杂场效晶体管(modulation-doped FET，MODFET)等。

发明内容

本公开的一些实施例提供一种半导体装置，其包括衬底、通道层、势垒层、一栅极结构，其包含：第一经掺杂III-V族半导体、III-V族半导体及导体。通道层设置于所述衬底上。势垒层设置于所述通道层上。第一经掺杂III-V族半导体设置于所述势垒层上。III-V族半导体设置于所述经掺杂III-V族半导体上。导体设置于所述III-V族半导体上，其中所述第一经掺杂III-V族半导体之宽度大于所述导体之宽度。

本公开的一些实施例提供一种制造半导体装置的方法，其包括提供一衬底；形成一通道层于所述衬底上；形成一势垒层于所述通道层上；形成一栅极结构于所述势垒层上，其中形成所述栅极结构包含：形成一第一经掺杂III-V族半导体于所述势垒层上；形成一III-V族半导体于所述第一经掺杂III-V族半导体上；形成一导体于所述III-V族半导体上，其中所述第一经掺杂III-V族半导体之宽度大于所述导体之宽度。

附图说明

当结合附图阅读时，从以下具体实施方式容易理解本公开的各方面。应注意，各个特征可以不按比例绘制。实际上，为了论述清晰起见，可任意增大或减小各种特征的尺寸。

图1所示为根据本案之某些实施例之一半导体装置之截面图；

图2所示为根据本案之某些实施例之一半导体装置之截面图；

图3A、图3B、图3C、图3D、图3E、图3F、图3G及图3H所示为制造根据本案之某些实施例的一半导体装置之若干操作；

图4A为根据本案之某些实施例之半导体装置的电容电压特性图。

图4B为半导体装置的缺陷密度能带图。

图5所示为根据本案之某些实施例之一半导体装置之截面图；

图6所示为根据本案之某些实施例之一半导体装置之截面图；

图7所示为根据本案之某些实施例之一半导体装置之截面图；

图8所示为根据本案之某些实施例之一半导体装置之截面图；

图9所示为根据本案之某些实施例之一半导体装置之截面图。

具体实施方式