[发明专利]半导体结构及其形成方法

说明书

本申请提供半导体结构及其形成方法，所述半导体结构包括：半导体衬底，所述半导体衬底包括阱区，所述阱区中形成有第二漂移区以及位于所述第二漂移区中的第三隔离结构；栅极结构，位于所述第三隔离结构之间的半导体衬底上，所述栅极结构包括栅极，所述栅极包括沿沟道宽度方向交替排布的栅极层以及反型抑制层，其中，所述反型抑制层位于所述隔离结构靠近所述栅极结构的边界上方，所述反型抑制层的类型与所述阱区的类型相同。所述反型抑制层可以提高沟道边缘的阈值电压，从而降低所述边界处的沟道漏电，并且不会影响整体器件的阈值电压和器件开启时的电流。

技术领域

本申请涉及半导体技术领域，尤其涉及一种半导体结构及其形成方法。

背景技术

当前，半导体技术已经渗透至生活中的各个领域，例如航空航天、医疗器械、手机通讯、人工智能等方方面面都已离不开半导体电子器件(Semiconductor ElectronicDeVice)，其利用半导体材料的特殊电性，采用不同的工艺和几何结构，来实现特定功能，可用来产生、控制、发送和接收、变换、放大和缩小信号，以及进行能量转换等。在半导体集成电路(IC)中，通常包含多种半导体器件，比如高压半导体器件和低压半导体器件。高压半导体器件的优点是符合成本效益且易相容于其他工艺，已广泛应用于显示器驱动IC元件、电源供应器、电力管理、通讯、车用电子或工业控制等领域。

然而，现有的高压半导体器件仍然存在沟道边缘漏电等问题，需要提供更有效、更可靠的技术方案。

发明内容

针对一些高压半导体器件中，第三隔离结构靠近栅极结构边界上方的栅极氧化层厚度较低而导致沟道漏电的问题，本申请提供一种半导体结构及其形成方法，其栅极包括沿沟道宽度方向交替排布的栅极层以及反型抑制层，其中，所述反型抑制层位于所述第三隔离结构靠近所述栅极结构的边界上方，所述反型抑制层的类型与所述阱区的类型相同，所述反型抑制层可以提高沟道边缘阈值电压，从而降低沟道漏电，并且不会影响整体器件的阈值电压和器件开启时的电流。

本申请的另一个方面提供一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底包括阱区，所述阱区中形成有第二漂移区以及位于所述第二漂移区中的第三隔离结构；在所述第三隔离结构之间的半导体衬底上形成栅极结构，所述栅极结构包括位于半导体衬底上的栅介电层、阻挡层和栅极层，以及位于所述栅介电层、所述阻挡层和所述栅极层两侧的侧墙；在所述第三隔离结构靠近所述栅极结构的边界上方沿沟道长度方向形成贯穿所述栅极层的沟槽；在所述沟槽中填充反型抑制层，所述反型抑制层的类型与所述阱区的类型相同。

在本申请的一些实施例中，所述半导体结构的形成方法还包括：在所述第二漂移区中形成保护结构。

在本申请的一些实施例中，所述在所述第二漂移区中形成保护结构的方法包括：在所述半导体衬底和所述栅极结构上形成掩膜层，所述掩膜层暴露所述保护结构的位置；进行离子注入，在所述第二漂移区中形成所述保护结构；去除所述掩膜层。

在本申请的一些实施例中，在所述第三隔离结构靠近所述栅极结构的边界上方沿沟道长度方向形成贯穿所述栅极层沟槽的方法包括：在所述半导体衬底以及栅极结构表面形成图案化的光刻胶层，所述图案化的光刻胶层定义所述沟槽的位置；以所述图案化的光刻胶层为掩膜刻蚀所述栅极层，形成所述沟槽；去除所述图案化的光刻胶层。

在本申请的一些实施例中，所述沟槽在沟道宽度方向的尺寸为0.1微米至0.5微米。

本申请的另一个方面提供一种半导体结构，包括：半导体衬底，所述半导体衬底包括阱区，所述阱区中形成有第二漂移区以及位于所述第二漂移区中的第三隔离结构；栅极结构，位于所述第三隔离结构之间的半导体衬底上，所述栅极结构包括位于半导体衬底上的栅介电层、阻挡层、栅极以及位于所述栅介电层、所述阻挡层和所述栅极两侧的侧墙，所述栅极包括沿沟道宽度方向交替排布的栅极层以及反型抑制层，其中，所述反型抑制层位于所述第三隔离结构靠近所述栅极结构的边界上方，所述反型抑制层的类型与所述阱区的类型相同。