[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，所述方法包括：提供基底，所述基底上形成有待处理结构，所述基底包括待处理图形区，所述待处理图形区内包括部分所述待处理结构，所述待处理图形区的长度方向为所述待处理结构的延伸方向；去除所述待处理图形区两端的待处理结构，以所述待处理图形区内剩余的待处理结构作为中间结构；去除所述中间结构，以所述基底上剩余的待处理结构为目标结构，实现了对待处理结构的处理过程的精确控制，提升了器件的性能。

技术领域

本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

随着超大集成电路的不断发展，半导体器件的关键尺寸(critical dimension，CD)不断减小，其制作工艺也面临许多限制与挑战，在关键尺寸越来越小的情况下，如何提高小尺寸图形的精准度和稳定性成为业界的研究热点。

自对准双重图形化(self-aligned double patterning，SADP)方法和自对准四重图形化(self-aligned quadruple patterning，SAQP)方法是近年来受到亲睐的图形化方法。自对准双重图形化方法在衬底上所形成图形的密度是利用光刻工艺在衬底上所形成图形的密度的两倍，即可以获得1/2最小间距(1/2pitch)，而自对准四重图形化方法在不改变目前光刻技术的前提下(即光刻窗口大小不变)，在衬底上所形成图形的密度是利用光刻工艺在衬底上所形成图形的密度的四倍，即可以获得1/4最小间距(1/4pitch)，从而可以极大地提高半导体集成电路的密度，缩小图形的特征尺寸，进而有利于器件性能的提高。

然而，现有工艺形成的器件性能仍有待提高。

发明内容

本发明实施例提供一种半导体结构及其形成方法，以改善器件性能以及性能均一性。

本发明提供一种半导体结构的形成方法，包括：

提供基底，所述基底上形成有待处理结构，所述基底包括待处理图形区，所述待处理图形区内包括部分所述待处理结构，所述待处理图形区的长度方向为所述待处理结构的延伸方向；

去除所述待处理图形区两端的待处理结构，以所述待处理图形区内剩余的待处理结构作为中间结构；

去除所述中间结构，以所述基底上剩余的待处理结构为目标结构。

相应的，本发明还提供一种半导体结构，包括：

基底，所述基底上设置有目标结构和中间结构，所述基底包括待处理图形区，所述中间结构位于所述待处理图形区内，所述目标结构和中间结构沿同一方向延伸，且所述目标结构和中间结构的延伸方向为所述待处理图形区的长度方向；

其中，所述中间结构和所述目标结构之间具有间隔。

与现有技术相比，本发明的技术方案具有以下优点：

在本发明实施例中，在去除待处理图形区内的待处理结构的过程中，首先去除待处理图形区两端的待处理结构，之后再去除待处理图形区内剩余的待处理结构，从而实现对待处理图形区两端的待处理结构的处理过程和待处理图形区内部的待处理结构的处理过程的分别控制，一方面可以解决待处理结构的处理过程中两端不易去除干净的问题，另一方面解决了待处理结构的处理过程中待处理结构两侧的结构易受影响的问题，实现对待处理结构的处理过程的精确控制，从而避免了对应处理过程不易把控造成的结构的形貌不佳，提升了器件的性能。

附图说明

图1为半导体结构图形布局结构图；

图2至图10是本发明实施例中半导体结构的形成方法中各步骤对应的结构示意图。

具体实施方式

由背景技术可知，现有工艺形成的器件性能仍有待提高。现结合一种半导体结构的形成方法分析器件性能有待提高的原因。