[发明专利]半导体的形成方法

说明书

本发明提供了一种半导体的形成方法，包括：提供一衬底，在所述衬底上形成隧穿氧化层；刻蚀所述隧穿氧化层和所述衬底形成浅沟槽隔离结构；在所述隧穿氧化层和所述浅沟槽隔离结构依次形成多个浮栅，多个所述浮栅之间形成第一U形槽，所述浮栅表面形成有浮栅氧化物层；刻蚀所述浮栅氧化物层露出所述浮栅表面；刻蚀浮栅侧壁使得浮栅的宽度变小；在刻蚀后的所述浮栅上形成ONO层，所述ONO层形成第二U形槽；向第二U形槽内填充多晶硅并覆盖所述ONO层，刻蚀多晶硅形成控制栅。在本发明提供的半导体形成方法中，通过缩小浮栅的宽度，以改变第一U型槽的深度和宽度的比，从而提高多晶硅填充第二U型槽的效果，进一步提高控制栅刻蚀的工艺窗口。

技术领域

本发明涉及半导体技术领域，尤其是涉及一种半导体的形成方法。

背景技术

二维平面NAND flash进入到20纳米节点时，因为关键尺寸减小，浮栅和控制栅的结构显得非常关键。COPEN工艺是增加浮栅和控制栅电容的接触面积，通过去除浮栅之间的部分氧化层，让浮栅和控制栅的接触面积足够大，进而增加浮栅上的电耦合电压的一种工艺。该工艺在19纳米NAND工艺节点下对COPEN后的形貌，关键尺寸的要求非常严格，这样才能满足编程，读写需要。

因为二维平面20纳米NAND flash浮栅间的尺寸非常的小，还需要两边各包裹一层10纳米厚的的ONO绝缘层，控制栅极(CG poly)的填充窗口已经非常的狭窄，如CG poly不能完整填充，出现空洞会影响存储区域数据存储单元的正常工作，造成存储区失效。

发明内容

本发明的目的在于提供一种半导体的形成方法，可以提高多晶硅填充第二U型槽的效果，进一步提高控制栅刻蚀的工艺窗口。

为了达到上述目的，本发明提供了一种半导体的形成方法，包括：

提供一衬底，在所述衬底上形成隧穿氧化层；

刻蚀所述隧穿氧化层和所述衬底形成浅沟槽隔离结构；

在所述隧穿氧化层和所述浅沟槽隔离结构依次形成多个浮栅，多个所述浮栅之间形成第一U形槽，所述浮栅表面形成有浮栅氧化物层；

刻蚀所述浮栅氧化物层露出所述浮栅表面；

刻蚀所述浮栅侧壁使得所述浮栅的宽度变小；

在刻蚀后的所述浮栅上形成ONO层，所述ONO层形成第二U形槽；

向所述第二U形槽内填充多晶硅并覆盖所述ONO层，刻蚀所述多晶硅形成控制栅。

可选的，在所述的半导体的形成方法中，所述刻蚀浮栅氧化物层使用的HF氢氟酸。

可选的，在所述的半导体的形成方法中，刻蚀所述浮栅侧壁使用的液体为氨水和双氧水的混合物。

可选的，在所述的半导体的形成方法中，所述所述氨水和双氧水的比例为：1:2～1:6。

可选的，在所述的半导体的形成方法中，所述刻蚀浮栅侧壁时使用的混合物的温度为60度～70度。

可选的，在所述的半导体的形成方法中，所述刻蚀浮栅侧壁的时间为4min～8min。

可选的，在所述的半导体的形成方法中，刻蚀所述浮栅侧壁后的浮栅宽度减少30％。

可选的，在所述的半导体的形成方法中，刻蚀所述浮栅侧壁后的浮栅宽度减少2nm。

可选的，在所述的半导体的形成方法中，刻蚀所述浮栅侧壁之前，所述第一U形槽的深度与宽度的比为4:1。

可选的，在所述的半导体的形成方法中，刻蚀所述浮栅侧壁之后，所述第一U形槽的深度与宽度的比为3:1。