[发明专利]半导体存储装置

说明书

实施方式提供一种能够提高写入动作的可靠性的半导体存储装置。实施方式的半导体存储装置具备：字线(WLn－1)，电连接于在衬底的上方设置的第1存储单元；字线(WLn)，电连接于在第1存储单元的上方设置的第2存储单元；字线(WLn+1)，电连接于在第2存储单元的上方设置的第3存储单元；字线(WLn+2)，电连接于在第3存储单元的上方设置的第4存储单元；以及驱动器(18)，对字线(WLn－1)～(WLn+2)施加电压。驱动器(18)在写入动作中，对字线(WLn)施加写入电压(VPGM)，对字线(WLn－1)施加比写入电压(VPGM)低的电压(VPASS4)，对字线(WLn+1)、(WLn+2)施加比电压(VPASS4)高且比写入电压(VPGM)低的电压(VPASS3)。

[相关申请]

本申请享有以日本专利申请2019-168382号(申请日：2019年9月17日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

实施方式涉及一种半导体存储装置。

背景技术

已知有将存储单元三维排列而成的半导体存储装置。

发明内容

实施方式提供一种能够提高写入动作的可靠性的半导体存储装置。

实施方式的半导体存储装置具备：第1存储单元，设置在衬底的上方；第1字线，电连接于所述第1存储单元；第2存储单元，设置在所述第1存储单元的上方，与所述第1存储单元串联连接；第2字线，电连接于所述第2存储单元；第3存储单元，设置在所述第2存储单元的上方，与所述第2存储单元串联连接；第3字线，电连接于所述第3存储单元；第4存储单元，设置在所述第3存储单元的上方，与所述第3存储单元串联连接；第4字线，电连接于所述第4存储单元；以及驱动器，对所述第1、第2、第3、及第4字线施加电压。所述驱动器在用来对所述第2存储单元写入数据的第1写入动作中，对所述第2字线施加第1写入电压，对所述第1字线施加比所述第1写入电压低的第1电压，对所述第3字线及所述第4字线施加比所述第1电压高且比所述第1写入电压低的第2电压。

附图说明

图1是表示第1实施方式的半导体存储装置的构成的框图。

图2是所述半导体存储装置中的存储单元阵列的区块的电路图。

图3是所述存储单元阵列的存储单元晶体管的剖视图。

图4是表示所述存储单元晶体管可采取的阈值电压分布与数据的关系的图。

图5是所述半导体存储装置中的行解码器模块的框图。

图6是所述行解码器模块的区块解码器的电路图。

图7是所述半导体存储装置中的感测放大器模块的框图。

图8是所述感测放大器模块的感测放大器单元的电路图。

图9是表示第1实施方式的半导体存储装置中的写入动作的流程图。

图10是所述写入动作时对选择栅极线、字线及位线施加的电压的时序图。

图11是表示所述字线的剖面、及写入动作时对字线施加的电压的图。

图12是表示在所述写入动作时的A状态的写入中对字线施加的电压的图。

图13是表示在所述写入动作时的B状态的写入中对字线施加的电压的图。

图14是表示在所述写入动作时的C状态的写入中对字线施加的电压的图。

图15是表示在所述写入动作时的D状态的写入中对字线施加的电压的图。

图16是表示在所述写入动作时的E状态的写入中对字线施加的电压的图。