[发明专利]隔离电容及隔离电路

说明书

本发明揭示了一种隔离电容及隔离电路，所述隔离电容包括衬底、位于衬底上的介质层、及位于介质层上的电极线，所述电极线包括间隔设置的第一电极线和第二电极线，所述隔离电容通过第一电极线和/或第二电极线与外部芯片或系统电性连接以实现电气隔离。本发明隔离电容中衬底上设置有介质层，两级均设置于介质层表面，减小了极板之间的寄生电容，减小了AC信号传输过程中的衰减著，可以实现背靠背的增强型隔离；隔离电压的大小可通过改变两个电极线之间的间距实现，无需改变制备工艺，大大降低了工艺成本。

技术领域

本发明属于隔离电路技术领域，具体涉及一种隔离电容及隔离电路。

背景技术

隔离电容尤其是高压电容隔离电路，被越来越多地应用于处于不同电压域的芯片或系统间的信号传输，它可以提供两个或多个芯片或系统间高达几千伏的电气隔离，实现不同电压域之间的“地”隔离，提高芯片或系统的可靠性。

高压电容隔离电路通常由发送器(TX)、接收器(RX)和高压隔离电容构成，其中高压隔离电容用于完成交流信号的传输，同时阻挡直流信号的通过，从而实现高压隔离。

高压隔离电容通常是在现有成熟CMOS工艺的基础上，通过提高不同金属层间的介质厚度实现，这会大大提高工艺实现的难度，增加了芯片的厚度，提升工艺成本；同时介质层厚度的增加，也显著降低了单位面积的电容大小，因此需要实现一定的电容值就需要增大电容的面积，提高了芯片成本。

参图1所示为现有技术中隔离电路的示意图，其包括第一芯片10’和第二芯片20’，第一芯片10’上集成有若干信号发送单元11’(或信号接收单元)及第一隔离电容31’，第二芯片20’上集成有若干信号接收单元21’(或信号发送单元)及第二隔离电容32’，不同电压域中的两个隔离电容(第一隔离电容31’和第二隔离电容32’)通过Bonding线电性连接，从而实现背靠背的电容串接增强型隔离。

参图2所示为隔离电容(第一隔离电容31’或第二隔离电容32’)的结构示意图，其由下而上依次包括衬底301’、下极板302’、介质层303’及上极板304’，高压隔离电容则可通过增加下极板和上极板之间介质层303’的厚度来实现。

现有技术的高压隔离电容的制备方法，通常是在标准CMOS工艺的基础上，通过上下两层金属形成高压隔离电容的上、下极板，并通过增大上极板和下极板之间介质层厚度，以实现高的隔离电压等级。这一方法存在以下两个缺点：

1、电容的上、下极板与衬底间存在较大的寄生电容，会使传输的AC信号产生比较大的衰减；

2、要实现更高的隔离电压等级，就必须进一步增加介质层的厚度，这就需要调整制造工艺，实现难度较大，且周期长、成本高。

因此，针对上述技术问题，有必要提供一种隔离电容及隔离电路。

发明内容

本发明的目的在于提供一种隔离电容及隔离电路，以降低极板之间的寄生电容，减小信号的传输衰减。

为了实现上述目的，本发明一实施例提供的技术方案如下：

一种隔离电容，所述隔离电容包括衬底、位于衬底上的介质层、及位于介质层上的电极线，所述电极线包括间隔设置的第一电极线和第二电极线，所述隔离电容通过第一电极线和/或第二电极线与外部芯片或系统电性连接以实现电气隔离。

一实施例中，所述第一电极线和第二电极线呈梳状交叉分布。

一实施例中，所述第一电极线包括第一主电极线及若干与第一主电极线电性连接的第一分电极线，第二电极线包括第二主电极线及若干与第二主电极线电性连接的第二分电极线。

一实施例中，所述第一主电极线和第一分电极线垂直分布，第二主电极线和第二分电极线垂直分布。

一实施例中，所述第一电极线和第二电极线之间为等间距或非等间距分布。