[发明专利]绝缘栅极型半导体装置及其制造方法

说明书

本公开提供一种能够抑制工时的增加、且能够与栅极沟槽相独立地筛查虚设沟槽的栅极绝缘膜不良的绝缘栅极型半导体装置及其制造方法。绝缘栅极型半导体装置的制造方法包括以下工序：挖出虚设沟槽(41～45)，并且挖出具有呈U字状地包围虚设沟槽(41～45)的平面图案的栅极沟槽(40)；隔着栅极绝缘膜在虚设沟槽(41～45)和栅极沟槽(40)形成虚设电极和栅极电极；形成经由U字状的开口部来与虚设电极连接的试验用凸部以及试验用布线；以及对试验用布线与电荷输送区的下表面之间施加电压来检查虚设沟槽(41～45)内的栅极绝缘膜的绝缘特性。

技术领域

本发明涉及一种具有沟槽栅极构造的绝缘栅极型半导体装置及其制造方法。

背景技术

在具有沟槽栅极构造的绝缘栅极型双极晶体管(IGBT)中，已知有以下构造：在多个沟槽中的一部分沟槽(虚设沟槽)中埋入虚设电极，并将虚设电极与发射极电极电连接，以使导致开关损耗的栅极-集电极间的电容降低等。

专利文献1公开了如下方法：在栅极沟槽与虚设沟槽在器件结构上分离之前，遍及沟槽整体地进行栅极绝缘膜不良的筛查，以确保虚设沟槽的栅极绝缘膜的质量。专利文献2公开了如下方法：经由接触孔将虚设沟槽与发射极电极连接，进行虚设沟槽的栅极绝缘膜不良的筛查，以确保虚设沟槽的栅极绝缘膜的质量。专利文献3公开了如下内容：在绝缘栅极型半导体装置中，将相邻的条状的沟槽的端部彼此连结起来来形成连续状。

然而，在专利文献1的方法中，由于遍及沟槽整体地同时进行栅极绝缘膜的试验，因此在试验时需要施加比较大的电压，从而在不良元件破损时产生大量的微粒。因此，设为与虚设沟槽的栅极绝缘膜的要求耐性相匹配的筛查条件以抑制微粒的产生，然而要在制造流程完成后对栅极沟槽的栅极绝缘膜再次进行试验，栅极绝缘膜的时变击穿(TimeDependent Dielectric Breakdown：TDDB)耐性下降。

另一方面，在制造流程完成后不进行筛查的情况下，无法对制造中途的筛查后的流程损伤进行筛查。

另外，在专利文献2的方法中，虽然与栅极沟槽相独立地对虚设沟槽的栅极绝缘膜进行试验，但是由于经由接触孔来检查绝缘特性，因此结构变得复杂，光刻工序等工时增加。另外，在专利文献3中，完全没有公开虚设沟槽的栅极绝缘膜的筛查方法。

现有技术文献

专利文献

专利文献1：日本专利第6304445号公报

专利文献2：日本特开2010-50211号公报

专利文献3：日本特开2011-40781号公报

发明内容

发明要解决的问题

鉴于上述问题，本发明的目的在于提供一种能够抑制工时的增加、且能够与栅极沟槽的栅极绝缘膜相独立地进行虚设沟槽的栅极绝缘膜不良的筛查的绝缘栅极型半导体装置及其制造方法。

用于解决问题的方案

本发明的一个方式是一种绝缘栅极型半导体装置，其主旨在于，具备：(a)第一导电型的电荷输送区；(b)电荷输送区上的第二导电型的注入控制区；(c)第一导电型的主电荷供给区，其选择性地设置在注入控制区上；(d)虚设电极，其隔着栅极绝缘膜被埋入于贯通主电荷供给区和注入控制区并到达电荷输送区的虚设沟槽；(e)栅极电极，其隔着栅极绝缘膜被埋入于栅极沟槽，该栅极沟槽以具有呈U字状地包围虚设沟槽的平面图案的方式与虚设沟槽相邻，且栅极沟槽的深度与虚设沟槽的深度相同；(f)栅极表面布线，其在U字状的底部与栅极电极连接；以及(g)连接区，其由导电体层形成，选择性地配置于U字状的开口部侧，与虚设电极连接。