[发明专利]多晶半导体层的制造方法在审
申请号: | 202010053150.4 | 申请日: | 2020-01-17 |
公开(公告)号: | CN112397373A | 公开(公告)日: | 2021-02-23 |
发明(设计)人: | 吴政宪 | 申请(专利权)人: | 台湾积体电路制造股份有限公司 |
主分类号: | H01L21/02 | 分类号: | H01L21/02 |
代理公司: | 北京律诚同业知识产权代理有限公司 11006 | 代理人: | 徐金国 |
地址: | 中国台湾新竹市*** | 国省代码: | 台湾;71 |
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摘要: | |||
搜索关键词: | 多晶 半导体 制造 方法 | ||
一种多晶半导体层的制造方法包含形成多个间隙壁在介电层上、利用间隙壁做为蚀刻罩幕蚀刻介电层,以形成凹槽在介电层内、沉积非晶半导体层在间隙壁及介电层上,以填充凹槽,以及再结晶非晶半导体层,以形成多晶半导体层。
技术领域
本揭露是关于一种多晶半导体层的制造方法,特别是关于一种多晶通道在可控制晶界的介电层上的制造方法。
背景技术
多晶硅由于其高迁移率,故经常用于做为主动矩阵型液晶显示器(active matrixliquid crystal display)的薄膜晶体管内的通道材料。多晶硅薄膜通常是通过再结晶非晶硅结构所制成。非晶硅的结晶制程决定多晶硅薄膜的品质及最终的装置效能。因为晶界是做为载子的捕捉器及再结合中心,故具有较大结晶晶粒尺寸及较规则晶界的多晶硅薄膜有益于载子迁移率。
发明内容
本揭露的一态样是提供多晶半导体层的制造方法。方法包含形成多个间隙壁在介电层上。方法还包含利用间隙壁做为蚀刻罩幕蚀刻介电层,以形成凹槽在介电层内。方法还包含沉积非晶半导体层在间隙壁及介电层上。非晶半导体层填充凹槽。方法还包含再结晶非晶半导体层,以形成多晶半导体层。
附图说明
根据以下详细说明并配合附图阅读,使本揭露的态样获致较佳的理解。需注意的是,如同业界的标准作法,许多特征并不是按照比例绘示的。事实上,为了进行清楚讨论,许多特征的尺寸可以经过任意缩放。
图1是绘示根据本揭露一些实施例的半导体装置的制造方法的流程图;
图2A是绘示根据本揭露一些实施例的在基材上形成心轴层在介电层上之后的半导体装置的上视图;
图2B是绘示图2A的半导体装置沿着B-B’线剖切的剖视图;
图3A是绘示根据本揭露一些实施例的图2A及图2B的半导体装置在形成多个心轴结构之后的上视图;
图3B是绘示图3A的半导体装置沿着B-B’线剖切的剖视图;
图4A是绘示根据本揭露一些实施例的图3A及图3B的半导体装置的间隙壁层形成在心轴结构及介电层上之后的上视图;
图4B是绘示图4A的半导体装置沿着B-B’线剖切的剖视图;
图5A是绘示根据本揭露一些实施例的图4A及图4B的半导体装置的间隙壁形成在心轴结构的侧壁上之后的上视图;
图5B是绘示图5A的半导体装置沿着B-B’线剖切的剖视图;
图6A是绘示根据本揭露一些实施例的图5A及图5B的半导体装置在移除心轴结构之后的上视图;
图6B是绘示图6A的半导体装置沿着B-B’线剖切的剖视图;
图7A是绘示根据本揭露一些实施例的图6A及图6B的半导体装置的凹槽形成在介电层内之后的上视图;
图7B是绘示图7A的半导体装置沿着B-B’线剖切的剖视图;
图8A是绘示根据本揭露一些实施例的图7A及图7B的半导体装置的非晶半导体层形成在间隙壁及介电层上以填充凹槽之后的上视图;
图8B及图8C是绘示图8A的半导体装置沿着B-B’线剖切的剖视图;
图9A是绘示根据本揭露一些实施例的图8A-图8C的半导体装置的非晶半导体层再结晶以形成多晶半导体层之后的上视图;
图9B及图9C是绘示图9A的半导体装置沿着B-B’线剖切的剖视图;
图10A是绘示根据本揭露一些实施例的图9A-图9C的半导体装置的多晶半导体区域形成在凹槽中之后的上视图;
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造