[发明专利]封装装置

说明书

一种封装装置包括封装。所述封装包括：多个管芯；包封体，包封所述多个管芯；以及重布线结构，位于所述多个管芯及包封体之上。所述封装装置还包括：第一插座，结合到重布线结构的顶表面；以及刚性/柔性衬底，结合到重布线结构的顶表面。所述刚性/柔性衬底包括：第一刚性部分；第二刚性部分；以及柔性部分，夹置在第一刚性部分与第二刚性部分之间。所述封装装置还包括：第二插座，结合到刚性/柔性衬底的第一刚性部分；以及连接件模块，结合到刚性/柔性衬底的第二刚性部分。

技术领域

本发明实施例是有关于一种封装装置。

背景技术

半导体装置被用于各种电子应用(例如，个人计算机、手机、数字相机以及其他电子装备)中。半导体装置通常是通过以下步骤来制作：在半导体衬底之上依序沉积绝缘层或介电层、导电层、以及半导体层；以及利用光刻(lithography)来对所述各种材料层进行图案化，以在其上形成电路组件(circuit component)及元件。通常在单一个半导体晶片上制造数十或数以百计的集成电路(integrated circuit)。通过沿切割道(scribe line)对所述集成电路进行锯切来使个别管芯单体化。接着将所述个别管芯单独地封装在多芯片模块中或其他类型的封装中。

由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度持续地提高，半导体产业已经历快速成长。在很大程度上，集成密度的此种提高是源自最小特征大小(minimum feature size)的连番减小(例如，将半导体工艺节点朝子20纳米节点(sub-20nm node)缩减)，此使得更多的组件能集成到给定面积中。随着近来对微型化、更高速度、及更大频宽(bandwidth)、以及降低功率的消耗及延迟的需求增加，对半导体管芯的更小且更具创造性的封装技术的需求已增加。

随着半导体技术的进一步发展，堆叠的半导体装置(stacked semiconductordevice)(例如，三维集成电路(three dimensional integrated circuit，3DIC))已成为一种有效的替代方案来进一步减小半导体装置的实体大小。在堆叠半导体装置中，在不同的半导体晶片上制作有源电路，例如逻辑电路、存储器电路、处理器电路等。可将两个或更多个半导体晶片安装或堆叠在彼此顶上，以进一步降低半导体装置的形状因数(formfactor)。叠层封装(package-on-package，POP)装置为其中先对管芯进行封装且接着将所述管芯与另一个或另一些经封装管芯封装在一起的一种类型的3DIC。封装上芯片(chip-on-package，COP)装置为其中先对管芯进行封装且接着将所述管芯与另一个或另一些管芯封装在一起的另一种类型的3DIC。

发明内容

本发明实施例提供一种封装装置，包括封装、第一插座、刚性/柔性衬底、第二插座以及连接件模块。封装包括：多个管芯；包封体，包封所述多个管芯；以及重布线结构，位于所述多个管芯及所述包封体之上。第一插座结合到重布线结构的顶表面。刚性/柔性衬底结合到重布线结构的顶表面。所述刚性/柔性衬底包括：第一刚性部分；第二刚性部分；以及柔性部分，夹置在第一刚性部分与第二刚性部分之间。第二插座结合到刚性/柔性衬底的第一刚性部分。连接件模块结合到刚性/柔性衬底的第二刚性部分。

附图说明

结合附图阅读以下详细说明，会最好地理解本公开内容的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。

图1A、图1B及图1C示出根据一些实施例的封装的俯视图及剖视图。

图2示出根据一些实施例的封装装置的剖视图。

图3到图7示出根据一些实施例的刚性/柔性衬底的剖视图。

图8示出根据一些实施例的封装的剖视图。

图9示出根据一些实施例的封装装置的剖视图。