[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，形成方法包括：提供基底；在基底上形成多孔介质层；在多孔介质层中形成导电通孔；采用物理气相沉积工艺，在导电通孔的底部和侧壁保形覆盖成核层；采用原子层沉积工艺，在成核层上保形覆盖第一阻挡层，用于与成核层形成扩散阻挡层；在形成有扩散阻挡层的导电通孔中形成导电插塞。本发明实施例有利于降低扩散阻挡层的形成难度、提高扩散阻挡层的薄膜质量，从而有利于提高扩散阻挡层的防扩散阻挡的能力，进而改善电迁移的问题，提高了半导体结构的可靠性，且使得扩散阻挡层的厚度较小，从而增大导电插塞的形成空间，进而增大形成导电插塞的工艺窗口、并减小后段RC延迟，优化了半导体结构的性能。

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

随着集成电路的制造向超大规模集成电路(ULSI)发展，其内部的电路密度越来越大，所含元件数量不断增加，使得晶片的表面无法提供足够的面积来制造所需的互连线。为了配合元件缩小后所增加的互连线需求，利用配线槽及通孔实现的两层以上的多层金属互连结构的设计，成为超大规模集成电路技术所必须采用的方法。

在半导体器件的后段制作过程中，通常需要进行金属互连结构形成工艺。所述金属互连结构形成工艺通常在半导体衬底上进行，所述半导体衬底上通常具有有源区，所述有源区上形成有诸如晶体管和电容器等半导体器件。金属互连结构中，通常可有多层金属插塞和金属互连线，多层金属互连线之间可以通过金属插塞电连接。在前一层金属插塞或金属互连线上形成后一层金属插塞或金属互连线时，通常先在前一层金属插塞或金属互连线上形成层间介质层，之后在层间介质层中形成通孔(Via)和沟槽(Trench)，最后采用金属填充通孔和沟槽，形成后一层金属插塞或金属互连线。

其中，在形成通孔或沟槽后，采用金属填充通孔和沟槽之前，通常还会在通孔或沟槽的表面形成扩散阻挡层，以防止金属之间相互扩散或金属向层间介质层中发生扩散。

发明内容

本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的性能。

为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成多孔介质层；在所述介质层中形成导电通孔；采用物理气相沉积工艺，在所述导电通孔的底部和侧壁保形覆盖成核层；采用原子层沉积工艺，在所述成核层上保形覆盖第一阻挡层，用于与成核层形成扩散阻挡层；在形成有所述扩散阻挡层的所述导电通孔中形成导电插塞。

可选的，形成所述第一阻挡层后，在形成所述导电插塞之前，所述半导体结构的形成方法还包括：采用物理气相沉积工艺，在所述第一阻挡层上保形覆盖第二阻挡层，用于与所述第一阻挡层和所述成核层形成所述扩散阻挡层。

可选的，形成所述第一阻挡层后，在形成所述导电插塞之前，所述半导体结构的形成方法还包括：对所述第一阻挡层进行溅射处理，适于提高所述第一阻挡层的致密度。

可选的，形成所述成核层的步骤中，所述成核层的厚度为至

可选的，采用物理气相沉积工艺形成所述成核层的步骤中，所述物理气相沉积工艺的参数包括：偏置功率为100W至500W，直流功率为8000W至20000W。

可选的，形成所述第一阻挡层的步骤中，所述第一阻挡层的厚度为至

可选的，形成所述第二阻挡层的步骤中，所述第二阻挡层的厚度为至

可选的，采用物理气相沉积工艺形成所述第二阻挡层的步骤中，所述物理气相沉积工艺的参数包括：直流功率为8000W至20000W，射频线圈功率为1000W至2000W，偏置功率为200W至500W。

可选的，对所述第一阻挡层进行溅射处理的步骤中，所述溅射处理的参数包括：直流功率为100W至2000W，射频线圈功率为1000W至2000W，偏置功率为200W至400W，直流线圈功率为0W至1000W。