[发明专利]一种半导体结构及其形成方法

说明书

本发明实施例提供一种半导体结构及其形成方法，所述方法在基底上形成第一初始栅电极结构后，刻蚀所述第一初始栅电极结构的底部侧壁，使第一初始栅电极结构形成第一栅电极结构，所述第一栅电极结构底部的基底中具有第一沟道区，在沿所述第一沟道区的长度方向上，所述第一栅电极结构的底部尺寸小于顶部尺寸。由于第一初始栅电极结构在第一沟道区的长度方向上的尺寸相对较大，因此在形成第一初始栅电极结构的过程中，能够较好的控制第一初始栅电极结构的尺寸均一性。而第一栅电极结构由刻蚀第一初始栅电极的底部侧壁而形成，因此形成的第一栅电极结构的尺寸均一性较好，从而提高了器件的尺寸均一性，进而提高了器件的性能均一性。

技术领域

本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了形成更小的特征尺寸，通常采用光刻(photolithography)技术进行结构的图形化。

随着半导体工艺节点的不断减小，自对准双重图形化(self-aligned doublepatterning，SADP)方法和自对准四重图形化(self-aligned quadruple patterning，SAQP)方法成为近年来受到青睐的图形化方法，该方法能够克服光刻工艺的光刻分辨率极限，增加形成于衬底上的图形的密度，进一步缩小图形的特征尺寸。

然而，这些方法形成的器件尺寸均一性以及性能均一性仍有待提高。

发明内容

有鉴于此，本发明实施提供一种半导体结构及其形成方法，提高了尺寸均一性，进而提高了器件的性能均一性。

为解决上述问题，本发明实施例提供一种半导体结构及其形成方法，该方法包括：

提供基底；

在所述基底上形成第一初始栅电极结构；

刻蚀所述第一初始栅电极结构的底部侧壁，使所述第一初始栅电极结构形成第一栅电极结构；所述第一栅电极结构底部的基底中具有第一沟道区，在沿所述第一沟道区的长度方向上，所述第一栅电极结构的底部尺寸小于顶部尺寸。

优选的，所述第一初始栅电极结构包括位于基底上的第一初始底栅电极和位于第一初始底栅电极上的第一顶栅电极；

所述刻蚀所述第一初始栅电极结构的底部侧壁，包括：

以第一顶栅电极为掩膜，刻蚀所述第一初始底栅电极的侧壁，形成第一底栅电极；在沿所述第一沟道区的长度方向上，所述第一底栅电极的尺寸小于第一顶栅电极的尺寸，所述第一底栅电极和所述第一顶栅电极构成所述第一栅电极结构。

优选的，在刻蚀所述第一初始底栅电极的侧壁的过程中，对第一初始底栅电极和第一顶栅电极的刻蚀选择比大于或等于10:1。

优选的，所述第一初始底栅电极的材料包括Si、SiGe、Ge和SiC中的一种或多种；所述第一顶栅电极的材料包括Si、SiGe、Ge和SiC中的一种或多种，其中，所述第一初始底栅电极的材料和第一顶栅电极的材料不同。

优选的，所述第一初始底栅电极的材料为SiGe，所述第一顶栅电极的材料为Si，所述刻蚀所述第一初始底栅电极的侧壁的工艺为蒸汽刻蚀工艺，刻蚀蒸汽为HCl蒸汽，刻蚀时间为5秒至60秒。

优选的，所述第一初始底栅电极的厚度为3纳米至10纳米。

优选的，在沿所述第一沟道区的长度方向上，所述第一栅电极结构的底部尺寸与顶部尺寸之比为1:1.1至1:1.5。

优选的，还包括：在所述基底上形成第一初始栅电极结构的过程中，在基底上形成与第一初始栅电极结构相互分立的第二栅电极结构，第二栅电极结构底部的基底中具有第二沟道区，所述第一沟道区的长度小于所述第二沟道区的长度。