[发明专利]半导体装置及半导体存储装置

说明书

实施方式提供一种高集成度的半导体装置及半导体存储装置。实施方式的半导体存储装置具备：半导体衬底、设置在半导体衬底表面的多个晶体管、以及电连接于多个晶体管的栅极电极的第1电路。多个晶体管包含：在第1方向上隔着绝缘区域相邻的第1及第2晶体管、在与第1方向交叉的第2方向上隔着绝缘区域而与第1及第2晶体管相邻的第3晶体管、以及在第2方向上隔着绝缘区域而与第1及第2晶体管相邻的第4晶体管。第1电路根据第1信号而使第1～第4晶体管为导通状态。

[相关申请]

本申请享有以日本专利申请2018-197545号(申请日：2018年10月19日)为基础申请的优先权。本申请通过参考该基础申请而包含基础申请的全部内容。

技术领域

本实施方式涉及一种半导体装置及半导体存储装置。

背景技术

已知一种半导体存储装置，具备：衬底、排列在与衬底表面交叉的第1方向上的多个导电层、在第1方向延伸且与多个导电层对向的半导体柱、以及设置在多个导电层及半导体柱之间的绝缘膜。

发明内容

实施方式提供一种高集成度的半导体装置及半导体存储装置。

一实施方式的半导体装置具备：半导体衬底；多个晶体管，设置在半导体衬底的表面；以及第1电路，电连接于多个晶体管的栅极电极。多个晶体管包含：第1及第2晶体管，在第1方向上隔着绝缘区域相邻；第3晶体管，在与第1方向交叉的第2方向上隔着绝缘区域而与第1及第2晶体管相邻；以及第4晶体管，在第2方向上隔着绝缘区域而与第1及第2晶体管相邻。第1电路根据第1信号而使第1～第4晶体管为导通状态。

一实施方式的半导体存储装置具备：半导体衬底；第1～第4导电层，排列在与半导体衬底的表面交叉的第1方向上；第1半导体柱，在第1方向延伸且与第1～第4导电层对向；第1绝缘膜，设置在第1～第4导电层及第1半导体柱之间；以及多个晶体管，设置在半导体衬底的表面。多个晶体管具备：第1晶体管，电连接于第1导电层；第2晶体管，电连接于第2导电层，且在与第1方向交叉的第2方向上隔着绝缘区域而与第1晶体管相邻；第3晶体管，电连接于第3导电层，且在与第1方向及第2方向交叉的第3方向上隔着绝缘区域而与第1及第2晶体管相邻；以及第4晶体管，电连接于第4导电层，且在第3方向上隔着绝缘区域而与第1及第2晶体管相邻。

一实施方式的半导体存储装置具备：半导体衬底；第1存储块及第2存储块，在与半导体衬底的表面交叉的第1方向上与半导体衬底分开而设置，且排列在与第1方向交叉的第2方向上；以及多个晶体管，设置在半导体衬底的表面，且排列在与第1方向及第2方向交叉的第3方向上。第1存储块具备：多个第1导电层，排列在第1方向；第1半导体柱，在第1方向延伸且与多个第1导电层对向；以及第1绝缘膜，设置在多个第1导电层及第1半导体柱之间。第2存储块具备：多个第2导电层，排列在第1方向；第2半导体柱，在第1方向延伸且与多个第2导电层对向；以及第2绝缘膜，设置在多个第2导电层及第2半导体柱之间。多个晶体管包含：第1晶体管，电连接于多个第1导电层中的一个；第2晶体管，电连接于多个第2导电层中的一个；第3晶体管，电连接于多个第1导电层中的一个，且设置在第1及第2晶体管之间；以及第4晶体管，电连接于多个第2导电层中的一个，且设置在第1及第3晶体管之间。

附图说明

图1是表示第1实施方式的半导体存储装置的示意性构成的等效电路图。

图2是该半导体存储装置的示意性俯视图。

图3是图2中A所示的部分的示意性放大图。

图4是将图2所示的构造沿着A-A'线切断并沿箭头方向观察时的示意性剖视图。

图5是图4的一部分示意性放大图。

图6是将图2所示的构造沿着B-B'线切断并沿箭头方向观察时的示意性剖视图。