[发明专利]半导体结构的制备方法

说明书

本公开提供一种半导体结构的制备方法，包括：提供一基底，具有一导电层；图案化该导电层以形成沿一第一方向延伸的多个导电图案；共形地形成一盖层以覆盖所述多个导电图案；在该盖层的上方形成一图案化硬遮罩；通过该图案化硬遮罩蚀刻所述多个导电图案以形成多个导电岛。在一些实施例中，所述多个导电岛借助沿着该第一方向的多个第一间隙彼此分开。在一些实施例中，所述多个导电岛借助该盖层和沿着与该第一方向不同的一第二方向的多个第二间隙彼此分开。

本申请主张2018/11/23申请的美国临时申请第62/770,906号及2018/12/10申请的美国正式申请第16/215,098号的优先权及权益，该美国临时申请及该美国正式申请的内容以全文引用的方式并入本文中。

技术领域

本公开关于一种半导体结构的制备方法，特别是关于一种动态随机存取存储器(dynamic random access memory，DRAM)单元的制备方法。

背景技术

随着半导体工业导入具有更高性能与提供更多功能的新一代集成电路(IC)，IC元件的密度因此增加；但是尺寸、元件的间距减少。因此，具有更小几何形状尺寸的元件对于制造将产生新的挑战。

例如，半导体存储器产业中的持续挑战是减小存储单元(记忆胞)元件的尺寸以便增加动态随机存取存储器晶片的封装密度。在过往几个元件世代中，动态随机存取存储器制造商已经开发出替代的单元布局以减少在晶片上占用的面积。近来的设计是通过在硅基底中下掩埋字符线(字元线)，然后在顶部制造字节线(位元线，也称为数字线)和电容器以形成一垂直的堆叠，用来显著地增加集成密度。这种元件也复称为下掩埋字线(buriedword line，BWL)元件。

此种存储器元件中，通常在半导体基底的表面上制造字节线和电容器。因此，需要一单元接触以在字节线和半导体基底的主动区之间提供一电连接；需要一接触垫来容纳电容器，并且需要另一个单元接触以在接触垫和主动区之间提供电连接。

但是，接触垫形成涉及几个复杂的步骤。此外，随着集成电路设计变得更密集，在阵列中形成彼此分离的接触垫更形困难。

上文的“先前技术”说明仅提供背景技术，并未承认上文的“先前技术”说明揭示本公开之目的，不构成本公开的先前技术，且上文的“先前技术”的任何说明均不应作为本案的任一部分。

发明内容

本公开提供一种半导体结构的制备方法，包括：提供包括在其上形成一导电层的一基底；图案化该导电层以形成沿一第一方向延伸的多个导电图案；共形地形成一盖层以覆盖所述多个导电图案；形成一图案化硬遮罩于该盖层的上方；通过该图案化硬遮罩蚀刻所述多个导电图案以形成多个导电岛。在一些实施例中，所述多个导电岛借助沿着该第一方向的多个第一间隙彼此分开。在一些实施例中，所述多个导电岛借助该盖层和沿着与该第一方向不同的一第二方向的多个第二间隙彼此分开。

在一些实施例中，该导电层包括掺杂多晶硅(Si)、钨(W)、硅化钨(WSi)、铝(Al)、钛(Ti)、氮化钛(TiN)或钴(Co)。

在一些实施例中，该制备方法还包括形成一边缘图案，所述多个导电图案耦接到该边缘图案。

在一些实施例中，所述多个导电岛与该边缘图案分开。

在一些实施例中，该盖层覆盖每一个导电图案的一侧壁及一顶表面。

在一些实施例中，该盖层包括一绝缘材料。

在一些实施例中，该盖层的厚度在约10埃(angstrom)至约100埃之间。

在一些实施例中，形成该图案化硬遮罩还包括以下步骤：形成一钝化层于该基底的上方以形成一均匀的表面；形成一硬遮罩层于该钝化层的上方；图案化该硬遮罩层以形成该图案化硬遮罩。

在一些实施例中，相邻导电图案之间的空间填充有该钝化层。