[发明专利]静态随机存取记忆体元件

说明书

本申请提供一种静态随机存取记忆体元件。在一实施方式中，静态随机存取记忆体元件包含第一传输栅极场效晶体管(FET)和第一上拉场效晶体管，形成于第一N型井区域(N‑Well)中的至少一硅锗鳍片之上；第二传输栅极场效晶体管和第二上拉场效晶体管形成于第二N型井区域中的至少一硅锗鳍片之上；第一下拉场效晶体管形成于介于第一和第二N型井区域之间的P型井(P‑well)区域中的数个硅鳍片的其中一个之上；以及第二下拉场效晶体管形成于P型井区域中的数个硅鳍片的另一个之上。

技术领域

本揭露实施例是关于静态随机存取记忆体元件。

背景技术

半导体集成电路(IC)经历指数成长。集成电路材料与设计的技术进步让每一个集成电路世代比先前世代电路更加小巧且复杂。集成电路发展过程中，当几何尺寸(可利用制造程序建立的最小元件(或线))减少，功能密度(单一晶片面积中互联元件的数量)普遍上升。在此缩小的过程中，通常通过提高生产效率和降低相关成本来提供效益，此种缩小过程也增加集成电路加工制造的复杂性。

举例而言，在深次微米(sub-micron)集成电路技术中，静态随机存取记忆体(SRAM)元件已经变成一个热门的高速通信、影像处理以及系统单晶片(system-on-chip,SOC)产品的储存器，在微处理器和系统晶片中，静态随机存取记忆体元件的量增加至满足每一个新技术时代的性能要求，虽然现有的静态随机存取记忆体元件通常已经满足了他们预期的目的，然而它们尚未在每一方面完全满意。

发明内容

本揭露实施方式是提供一种静态随机存取记忆体(SRAM)元件，此静态随机存取记忆体元件包含一P型井区域(P-well)、一第一N型井区域(N-well)、一第二N型井区域、多个硅鳍片、一硅锗鳍片、另一硅锗鳍片、一第一传输栅极场效晶体管(FET)、一第一上拉场效晶体管、一第二传输栅极场效晶体管、一第二上拉场效晶体管、一第一下拉场效晶体管、一第二下拉场效晶体管。第一N型井区域(N-well)和第二N型井区域位于P型井区域的相对两侧。所述多个硅鳍片位于P型井区域中。所述多个硅鳍片位于P型井区域中。所述硅锗鳍片位于第一N型井区域中。所述另一硅锗鳍片位于第二N型井区域中。第一传输栅极场效晶体管(FET)和第一上拉场效晶体管形成于第一N型井区域中的所述硅锗鳍片之上。第二传输栅极场效晶体管和第二上拉场效晶体管，形成于第二N型井区域中的所述另一硅锗鳍片之上。第二传输栅极场效晶体管和第二上拉场效晶体管形成于第二N型井区域中的所述另一硅锗鳍片之上。第一下拉场效晶体管形成于P型井区域中的所述多个硅鳍片的其中一个之上。第二下拉场效晶体管形成于P型井区域中的所述多个硅鳍片中的另一个之上。第一和第二传输栅极场效晶体管以及第一和第二上拉场效晶体管的通道区域包含第一硅锗合金，且第一和第二传输栅极场效晶体管以及第一和第二上拉场效晶体管的源极/漏极区域包含第二硅锗合金，其中第一硅锗合金的组成或杂质掺杂不同于第二硅锗合金。

附图说明

当结合随附附图阅读时，自以下详细描述将很好地理解本揭露。应强调，根据工业中的标准实务，各特征并非按比例绘制。事实上，为了论述清晰的目的，可任意增加或减小特征的尺寸。应强调，附图仅说明此发明的典型实施方式，因此不被认为是范围限制，本揭露可能同样适用于其他实施方式。

图1A依据本揭露的一些实施方式绘示一示例性静态随机存取记忆体元件的布局；

图1B依据本揭露的一些实施方式绘示另一示例性静态随机存取记忆体元件的布局；

图2和图3依据本揭露的一些实施方式绘示数个示例性静态随机存取记忆体元件的电路图；

图4A和图4B依据本揭露的一些实施方式呈现一示例性静态随机存取记忆体元件的一场效晶体管(FET)的透视示意图；

图5A依据本揭露的一些实施方式绘示一示例性静态随机存取记忆体元件的数个电源供给线路和数个信号线的布局；

图5B是绘示该图5A的布局中的数个金属层的一示意图；