[发明专利]半导体装置、延迟电路和相关方法

说明书

用于在有源模式期间从施加到半导体装置的RC延迟电路的输入信号生成延迟的输出信号的方法和设备。所述RC延迟电路配置为在备用模式期间响应于复位信号而在节点上上拉电压电平。

技术领域

本文公开的实施例涉及半导体装置。更具体地，本文公开的实施例涉及用于将RC延迟电路与复位信号并入的装置和方法。

背景技术

半导体装置中感兴趣的变化通常分为三种不同的类型：工艺变化(P)、电压变化(V)和温度变化(T)。这些变化共同包含PVT变化。半导体通常包括阻容(RC)延迟电路，以将延迟引入控制信号，从而减轻对PVT变化的依赖性，尤其是对于阵列控制时序调整。由于负载的RC时间常数，驱动反相器的输出变得倾斜，并且输出反相器也决定RC延迟跳变点。因此，根据反相器的负偏置温度不稳定性(NBTI)应力退化，反相器的输出时序可能容易受到其PMOS阈值电压(Vth)波动的影响，表现为阈值电压的增加和随之而来的MOSFET漏极电流的减少。

图1是用于存储器阵列的控制信号的常规RC延迟电路100的示意图。RC延迟电路100包括串联耦合在一起以接收输入信号DELAY_IN并生成延迟的输出信号DELAY_OUT的反相器。具体地，RC延迟电路100包括彼此串联耦合的第一反相器102、第二反相器104、第一RC负载反相器106、第三反相器116、第四反相器118、第二RC负载反相器120、第五反相器130和第六反相器132。第一RC负载反相器106和第二RC负载反相器120具有如下将讨论的RC时间常数，而其它反相器102、104、116、118、130、132不具有与之相关联的RC时间常数。

第一RC负载反相器106包括第一晶体管108和第二晶体管110，该第一晶体管和该第二晶体管之间具有电阻器112。第一RC负载反相器106的输出(节点A)也耦合到电容器114，该电容器与电阻器112一起为节点A上的输出信号提供RC时间常数。第三反相器116和第四反相器118可以串联耦合在第一RC负载反相器106的输出和第二RC负载反相器120的输入之间。

第二RC负载反相器120包括第一晶体管122和第二晶体管124，该第一晶体管和该第二晶体管之间具有电阻器126。第二RC负载反相器120的输出(节点C)也耦合到电容器128，该电容器与电阻器126一起为节点C上的输出信号提供RC时间常数。第二RC负载反相器120的输出也可以耦合到第五反相器130和第六反相器132。

图2是时序图200，示出了在没有NBTI应力退化的情况下，图1的每个输入(DELAY_IN)、输出(DELAY_OUT)和各种内部节点的波形。RC延迟电路100可以根据以下模式操作：激活模式和预充电模式。激活模式可以由输入信号DELAY_IN被断言来定义。备用模式可以由输入信号DELAY_IN被取消断言来定义。

在操作中，响应于输入信号DELAY_IN从低切换到高，节点A上的第一RC负载反相器106的输出可以从高切换到低。节点A上的信号根据第一RC负载反相器106的电阻器112和电容器114的RC时间常数而倾斜。此外，节点C上的第二RC负载反相器120的输出可以从低切换到高。节点C上的信号也根据第二RC负载反相器120的电阻器126和电容器128的时间常数而倾斜。输出信号DELAY_OUT根据不同反相器级确定的延迟从低切换到高。输出信号DELAY_OUT的延迟时序可以由延迟级数确定。

图3是时序图300，示出了在NBTI应力退化的情况下，图1的每个输入(DELAY_IN)、输出(DELAY_OUT)和各种内部节点的波形。反相器116内的PMOS晶体管可能由于NBTI应力而退化，因为节点A在激活备用状态期间为低。结果，节点B的上升时序可能由于PMOS阈值电压Vth偏移而延迟。反相器130内的PMOS晶体管也可能退化；然而，节点D的下降时序大致相同，因为节点D的下降时序可能由反相器130的NMOS晶体管支配。

发明内容