[发明专利]层叠基板的制造方法以及制造装置在审
申请号: | 201880076998.X | 申请日: | 2018-10-22 |
公开(公告)号: | CN111418042A | 公开(公告)日: | 2020-07-14 |
发明(设计)人: | 三石创;菅谷功 | 申请(专利权)人: | 株式会社尼康 |
主分类号: | H01L21/02 | 分类号: | H01L21/02;H01L21/68;H01L21/683;H05K3/46 |
代理公司: | 北京集佳知识产权代理有限公司 11227 | 代理人: | 王玮;苏琳琳 |
地址: | 日本*** | 国省代码: | 暂无信息 |
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摘要: | |||
搜索关键词: | 层叠 制造 方法 以及 装置 | ||
本发明涉及层叠基板的制造方法以及制造装置,制造方法包含:对多个基板中的至少一个进行加工的加工步骤、层叠多个基板来制造层叠基板的层叠步骤、以及基于多个层叠基板各自的多个基板间的位置偏移量来决定修正量的决定步骤,加工步骤以及层叠步骤中的至少一个步骤包含利用修正量来修正在决定步骤之后进行层叠的多个基板中的至少一个的修正步骤。
技术领域
本发明涉及层叠基板的制造方法以及制造装置。
背景技术
存在层叠多个基板来形成层叠基板的技术。
专利文献1:日本特开2014-216496号公报
层叠基板中的基板相互的位置偏移因各种原因而产生。因此,为了得到规定的对位精度,需要对多种位置偏移分量进行修正。
发明内容
本发明的第一形态提供一种制造方法,其包含:加工步骤,对多个基板中的至少一个进行加工;层叠步骤,层叠多个基板来制造层叠基板;以及决定步骤,基于多个层叠基板各自的多个基板间的位置偏移量来决定修正量,加工步骤以及层叠步骤中的至少一个步骤包含:利用修正量来修正在决定步骤之后进行层叠的多个基板中的至少一个的修正步骤。
本发明的第二形态提供一种制造方法,其包含:加工步骤,对多个基板中的至少一个进行加工,加工步骤包含修正步骤,该修正步骤利用基于分别具有被层叠的多个基板的多个层叠基板各自的多个基板间的位置偏移量而决定的修正量,对在决定后进行层叠的多个基板中的至少一个进行修正。
本发明的第三形态提供一种制造方法,其包含:层叠步骤,通过层叠多个基板来制造层叠基板,层叠步骤包含修正步骤,该修正步骤利用基于多个层叠基板各自的多个基板间的位置偏移量而决定的修正量,对在决定后进行层叠的多个基板中的至少一个进行修正。
本发明的第四形态提供一种制造装置,其具备:加工部,对多个基板中的至少一个进行加工;以及层叠部,层叠多个基板来制造层叠基板,加工部以及层叠部中的至少一个利用基于多个层叠基板各自的多个基板间的位置偏移量而决定的修正量,对在决定后进行层叠的多个基板中的至少一个进行修正。
本发明的第五形态提供一种制造装置,其具备:加工部,对多个基板中的至少一个进行加工,加工部利用分别具有被相互层叠的多个基板的多个层叠基板各自的多个基板间的位置偏移量而决定的修正量,对在决定后进行层叠的多个基板中的至少一个进行修正。
本发明的第六形态提供一种制造装置,其具备:层叠部,通过层叠多个基板来制造层叠基板,层叠部利用基于多个层叠基板各自的多个基板间的位置偏移量而决定的修正量,对在决定后进行层叠的多个基板中的至少一个进行修正。
上述发明的概要没有列举本发明的全部特征。这些特征组的子组合也可以成为发明。
附图说明
图1是表示制造装置10整体的结构的框图。
图2是表示制造装置10整体的动作步骤的流程图。
图3是表示加工部11的动作步骤的流程图。
图4是成膜装置100的示意图。
图5是电路形成装置200的示意图。
图6是表示层叠部13的动作步骤的流程图。
图7是基板510、520的示意图。
图8是保持基板510的基板保持器530的示意图。
图9是保持基板520的基板保持器540的示意图。
图10是接合装置300的示意性剖视图。
图11是表示接合装置300的动作步骤的流程图。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造