[实用新型]半导体器件

说明书

本公开提供一种半导体器件，包括：第一导电类型的半导体衬底，所述衬底上设有沟槽隔离结构；有源区，设置于所述沟槽隔离结构之间，包括源极区域、漏极区域，所述源极区域、所述漏极区域均包括所述第一导电类型的第一掺杂区域和第二导电类型的第二掺杂区域，所述第二掺杂区域位于所述第一掺杂区域的上表层；埋入式字线结构，所述埋入式字线结构设置于所述源极区域和所述漏极区域之间并贯穿所述第二掺杂区域。本公开提供的半导体器件具有较窄的LDD区域宽度和较高的LDD区域活化离子浓度。

技术领域

本公开涉及半导体制造技术领域，具体而言，涉及一种同时具有较窄的LDD区域宽度和较高的LDD区域活化离子浓度的半导体器件。

背景技术

在DRAM(Dynamic Random Access Memory，动态随机存取存储器)工艺结构中，最小存储单元由一个晶体管和一个存储电容组成，如图1所示。当被选字线(Word Line，WL)导通时，晶体管导通，可从位线(Bit Line，BL)上读取存储在存储电容中的位信息。

在DRAM工艺技术发展上，为达到最大的存储单元集成密度来降低生产成本及增快存储器单元操作速度，通常在制作存储单元中的MOSFET(存储器件)时会使用沟槽型结构设计，如图2所示。在图2中，P阱区域1靠近金属栅极2的通道长度3决定了MOSFET的操作电压大小、导通电流大小以及器件操作速度。

过去，通常会通过加深N型轻掺杂漏极区4(Lightly Doped Drain，LDD)的扩散来减少通道长度，以增加导通电流大小及操作速度，然而这种方式往往会使靠近STI5(Shallow Trench Isolation，浅沟槽隔离)的存储电容附近的电荷在栅极电压的电场作用下产生漏电流(如图2所示的漏电流路径)，减少存储电容上的电荷量，造成显着的GIDL(Gate-Induced Drain Leakage，栅致漏极泄露)效应。存储电容上的电荷量减少将造成信号误判机率增加，为了避免这些不良效应，相关技术往往通过降低LDD区域的磷掺杂剂量(<10¹³cm^-2)的方式，在维持相同的工艺预算下来控制LDD区域的深度使其不至于引起短通道效应，这种方法增加了LDD区域的电阻，降低了导通电流，降低了器件的操作速度，存在明显缺陷。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

实用新型内容

本公开的目的在于提供一种半导体器件，用于至少在一定程度上克服相关技术为避免短通道效应而降低LDD区域的磷离子掺杂剂量所导致的LDD区域电阻增大、电流降低等问题。

根据本公开的第一方面，提供一种半导体器件，包括：

第一导电类型的半导体衬底，所述衬底上设有沟槽隔离结构；

有源区，设置于所述沟槽隔离结构之间，包括源极区域、漏极区域，所述源极区域、所述漏极区域均包括所述第一导电类型的第一掺杂区域和第二导电类型的第二掺杂区域，所述第二掺杂区域位于所述第一掺杂区域的上表层；

埋入式字线结构，所述埋入式字线结构设置于所述源极区域和所述漏极区域之间并贯穿所述第二掺杂区域。

在本公开的一种示例性实施例中，所述第二掺杂区域的形成过程包括：

对所述第一掺杂区域注入第一剂量的半导体离子以形成非晶化区域；

对所述非晶化区域进行第二导电类型离子注入制程，并进行快速热退火工艺以及固相外延再结晶工艺；

其中，所述半导体离子包括硅离子或锗离子，所述半导体离子的注入剂量大于3e14cm-2。