[实用新型]一种半导体单元接触结构

说明书

提供一种半导体单元接触结构，应用于半导体器件，其中，单元接触形成于一衬底上，衬底具有由浅沟道隔离槽形成的隔离区以及由隔离区界定出的多个有源区；在衬底中具有与相应的有源区相交的多个字线沟槽以及在埋置于字线沟槽中的字线结构；在衬底上还具有与相应的有源区相交的多个位线结构，位线结构与衬底的两个相邻字线结构之间的部分电连接；两相邻的位线结构之间形成开口。通过在多晶硅层中增加一层氧化硅，利用氧化硅电阻较高于多晶硅的性质降低单元接触的漏电机制。

技术领域

本实用新型涉及半导体存储器结构。特别涉及DRAM器件中单元接触的结构。

背景技术

在半导体器件，特别是DRAM器件中，对于单元接触的结构的形成，现有技术中通常是先依次分别淀积一层厚的高浓度多晶硅和低浓度多晶硅，接着对多晶硅进行干法刻蚀。然后再沉积一层氮化硅，接着刻蚀氮化硅和多晶硅。然而，由于多晶硅和氮化硅刻蚀速率差异，在干法刻蚀过程中会对多晶硅表面造成较多缺陷。此外，过度刻蚀也会刻蚀隔离区附近硅，造成缺陷。干法刻蚀时易造成多晶硅侧面与底部缺陷，此类型缺陷会形成漏电路径，造成电荷储存漏电，对器件性能造成不利影响。

实用新型内容

本实用新型通过改善单元接触的形成工艺来保护多晶硅及浅沟道隔离槽 (STI，Shallow Trench Isolation)附近硅，以减少多晶硅及STI附近硅的表面缺陷，从而最终减少单元接触缺陷，改善器件性能。

本实用新型提供一种半导体单元接触，应用于半导体器件，其中，形成于一衬底上，所述衬底具有由浅沟道隔离槽形成的隔离区以及由隔离区界定出的多个有源区；在衬底中具有与相应的有源区相交的多个字线沟槽以及在埋置于字线沟槽中的字线结构；在衬底上还具有与相应的有源区相交的多个位线结构，所述位线结构与所述衬底的两个相邻所述字线结构之间的部分电连接；两相邻的所述位线结构之间形成开口；开口由多晶硅或氧化硅或氮化硅填充。

在本实用新型的一些实施例中，多晶硅沉积层的厚度为150nm。

在本实用新型的一些实施例中，氧化硅隔离层的厚度为1.5nm。

在本实用新型的一些实施例中，氧化硅隔离层包围成的开口凹陷部分由氧化硅/氮化硅填充。

在本实用新型的一些实施例中，介质层的厚度为1.5nm。

在本实用新型的一些实施例中，隔离区的厚度为10nm。

本实用新型的有益效果在于，通过在多晶硅层中沉积一层氧化硅，利用氧化硅电阻较高于多晶硅的性质，电流分流时仅会有较小的电流通过氧化硅层，从而漏电机制会降低。同时，进行暴露接触部的刻蚀步骤时，氧化硅和多晶硅两者刻蚀速度不同，底部多晶硅刻蚀速率较快，侧面氧化硅刻蚀速率较慢，故能减少过度刻蚀对STI槽附近硅的破坏，也会减少对侧面多晶硅的破坏，最终减少了单元接触结构的缺陷。

附图说明

图1A是本实用新型的待形成单元接触的衬底的结构示意图。

图1B是对图1A的结构进行步骤a之后的结构示意图。

图1C是对图1B的结构进行步骤b之后的结构示意图。

图1D是对图1C的结构进行步骤c之后的结构示意图。

图1E是对图1D的结构进行步骤d之后的结构示意图。

图1F是对图1E的结构进行步骤e之后的结构示意图。

图2是本实用新型的半导体单元接触的示意图。

具体实施方式