[实用新型]发送器与集成电路

说明书

本申请涉及一种发送器和集成电路。所述发送器包括：驱动器电路，所述驱动器电路具有被耦接到输出焊盘的上拉电路和下拉电路；数控阻抗(DCI)校准电路，所述DCI校准电路具有第一参考驱动器、第二参考驱动器和参考电阻器，所述DCI校准电路被配置为：通过相对于所述参考电阻器校准所述第一参考驱动器中的第一阻抗而生成第一码的值、通过相对于所述第一阻抗校准所述第二参考驱动器中的第二阻抗而生成第二码的值以及调整第一码的值以使得所述第一阻抗与所述第二阻抗相匹配；以及预驱动器电路，所述预驱动器电路被配置为将所述第一码和所述第二码提供给所述驱动器电路，用于调整所述上拉电路和所述下拉电路的输出阻抗。

技术领域

本申请的实施例大致涉及电子电路，具体地，涉及使用片上参考电阻器的驱动器的数控阻抗校准。

背景技术

数控阻抗(DCI)校准方案可用于补偿输出驱动器(下文中称为“驱动器”)内上拉和下拉阻抗中的变化。驱动器上拉和下拉阻抗针对精密参考电阻器被校准，该精密参考电阻器位于集成电路(IC)裸片(die)的外部(例如，在IC裸片所附接的印刷电路板(PCB) 上)。驱动器上拉和下拉阻抗被校准以对工艺变化(process variation)以及温度和电源电压波动进行补偿(通常为工艺、电压和温度(PVT)变化)。外部的精密参考电阻器相对于标称值具有较小的电阻变化。驱动器可以被设计成确保驱动强度范围涵盖外部精密参考电阻器的电阻变化的整个范围。

在一些情况下，期望使用具有DCI校准方案的片上(on-die)参考电阻器。例如，对于高带宽存储器(HBM)接口，其中存储器控制器和堆栈动态随机存取存储器(DRAM) IC彼此并排布置在同一封装中。存储器控制器和DRAM之间的接口穿过硅中介层 (interposer)，而不穿过封装和PCB。为了节省封装引脚和PCB板基板面(real estate)，期望采用片上参考电阻器。由于工艺变化，与外部参考电阻器相比，片上参考电阻器的电阻值相对于标称值具有有较大的电阻变化。也就是说，片上参考电阻器的快电阻器工艺角 (process corner)和慢电阻器工艺角之间的差异大于外部参考电阻器的电阻变化。与外部参考电阻器相比，设计具有驱动强度范围可覆盖整个片上参考电阻器范围的驱动器会消耗更多的功率和裸片面积。期望提供一种驱动器和相关联的DCI校准方案，其在使用片上参考电阻器时消耗更少的功率和更小的裸片面积。

实用新型内容

本申请描述了使用片上参考电阻器的驱动器的数控阻抗校准的技术。在一个实施例中，一种发送器包括：驱动器电路，所述驱动器电路具有被耦接到输出焊盘的上拉电路和下拉电路；数控阻抗DCI校准电路，所述DCI校准电路具有第一参考驱动器、第二参考驱动器和参考电阻器，所述DCI校准电路被配置为：通过相对于所述参考电阻器校准所述第一参考驱动器中的第一阻抗而生成第一码的值；通过相对于所述第一阻抗校准所述第二参考驱动器中的第二阻抗而生成第二码的值；以及调整所述第一码的值以使得所述第一阻抗与所述第二阻抗相匹配；以及预驱动器电路，所述驱动器电路被配置为将所述第一码和所述第二码提供给所述驱动器电路，用于调整所述上拉电路和所述下拉电路的输出阻抗。

在某些实施例中，所述DCI校准电路包括：DCI校准状态机，所述DCI校准状态机被配置为生成所述第一码和所述第二码；电压参考电路；第一电压比较器，所述第一电压比较器具有耦接到所述第一参考驱动器的输出的同相输入、耦接到所述电压参考电路的输出的反相输入和耦接到所述DCI校准状态机的第一输入的输出；以及第二电压比较器，所述第二电压比较器具有耦接到所述电压参考电路的输出的同相输入、耦接到所述第二参考驱动器的输出的反相输入和耦接到所述DCI校准状态机的第二输入的输出。

在某些实施方式中，所述参考电阻器被耦接在接地节点与另一节点之间，所述另一节点由所述第一参考驱动器的输出与所述第一电压比较器的同相输入形成。