[发明专利]包括支承上芯片层叠物的支承块的半导体封装件

说明书

包括支承上芯片层叠物的支承块的半导体封装件。一种半导体封装件包括封装基板、第一芯片层叠物、第二芯片层叠物和支承块。所述第一芯片层叠物包括以在第一方向上偏移的方式层叠在所述封装基板上的第一半导体芯片，并且所述第二芯片层叠物包括以在第二方向上偏移的方式层叠在所述第一芯片层叠物上的第二半导体芯片。所述支承块包括穿通孔结构。所述第二芯片层叠物被所述第一芯片层叠物和所述支承块支承。

技术领域

本公开涉及半导体封装技术，并且更具体地，涉及一种包括支承上芯片层叠物的支承块的半导体封装件。

背景技术

在各种电子产品中需要具有大容量的半导体封装件。因此，已经提出了各种封装结构来增加嵌入在一个半导体封装件中的半导体芯片的数目。例如，可以将至少两个半导体芯片层叠以提供层叠封装件。已将大量努力付诸于层叠多个半导体芯片以增加嵌入在单个半导体封装件的有限空间中的半导体芯片的数目。

发明内容

根据一个实施方式，一种半导体封装件包括第一芯片层叠物，所述第一芯片层叠物包括在竖直方向层叠在封装基板上的第一半导体芯片，其中，所述第一半导体芯片在第一方向上偏移。该半导体封装件还包括中介层，所述中介层包括重分配层(RDL)图案，其中，所述中介层被设置在所述封装基板上并且与所述第一芯片层叠物横向地间隔开。所述RDL图案包括第一连接部、第二连接部和将所述第一连接部连接到所述第二连接部的延伸部。该半导体封装件还包括支承块，所述支承块在竖直方向层叠在所述中介层上，其中，所述支承块包括穿通孔结构，所述穿通孔结构的下端电连接到所述中介层的所述第一连接部。该半导体封装件附加包括第二芯片层叠物，所述第二芯片层叠物包括在竖直方向层叠在所述第一芯片层叠物和所述支承块二者上的第二半导体芯片，其中，所述第二半导体芯片在第二方向上偏移。该半导体封装件还包括：第一互连器，所述第一互连器将所述第一半导体芯片电连接到所述封装基板；第二互连器，所述第二互连器将所述第二半导体芯片电连接到所述穿通孔结构的上端。该半导体封装件还包括第三互连器，所述第三互连器将所述RDL图案的所述第二连接部电连接到所述封装基板。

根据另一个实施方式，一种半导体封装件包括封装基板，所述封装基板包括接合指。该半导体封装件还包括第一芯片层叠物，所述第一芯片层叠物以与所述接合指间隔开的方式设置在所述封装基板上，所述第一芯片层叠物包括被层叠成在第一方向上偏移的第一半导体芯片。该半导体封装件还包括支承块，所述支承块以与所述第一芯片层叠物间隔开的方式设置在所述封装基板上，所述支承块包括穿通孔结构，所述穿通孔结构具有电连接到所述接合指的下端。该半导体封装件还包括第二芯片层叠物，所述第二芯片层叠物包括在竖直方向层叠在所述第一芯片层叠物和所述支承块二者上的第二半导体芯片，其中，所述第二半导体芯片在第二方向上偏移。该半导体封装件还包括：第一互连器，所述第一互连器将所述第一半导体芯片电连接到所述封装基板；以及第二互连器，所述第二互连器将所述第二半导体芯片电连接到所述穿通孔结构的上端。

附图说明

图1示出了说明根据一个实施方式的半导体封装件的截面图。

图2示出了说明图1的半导体封装件中所包括的中介层和支承块的接合部的放大视图。

图3例示了图1中示出半导体封装件的中介层。

图4示出了说明图1中示出的半导体封装件的支承块的立体图。

图5示出了说明图1的半导体封装件中所包括的支承块和第二芯片层叠物的平面图。

图6示出了说明比较例中的因引线接合工艺引起的接合失效的示意图。

图7示出了说明根据另一个实施方式的半导体封装件的截面图。

图8示出了说明图7的半导体封装件中所包括的封装基板和支承块的接合部的放大视图。

图9示出了说明采用包括根据一个实施方式的半导体封装件的存储卡的电子系统的框图。