[发明专利]一种三维铁电存储器及其制作方法

说明书

本发明提供了一种三维铁电存储器及其制作方法，包括提供衬底；在衬底表面形成堆叠层以及贯穿堆叠层的沟道孔，堆叠层包括多层交替排布的氧化硅层和氮化硅层；在沟道孔侧壁形成铁电存储层、第一缓冲层、第二缓冲层和填充层，铁电存储层的材料为氧化铪或掺杂的氧化铪；去除氮化硅层，并在氮化硅层所在的区域形成栅极层。由于铁电存储层的材料为氧化铪或掺杂的氧化铪，与传统的钙钛矿相比，氧化铪的制作工艺可以与现有的半导体制作工艺尤其是三维存储器的制作工艺兼容，因此，可以使得铁电存储器的应用范围得到扩大。并且，由于氧化铪材料可以进行保型性良好的三维淀积，因此，缩小三维存储器的面积，提升三维铁电存储器的存储密度。

技术领域

本发明涉及存储器技术领域，更具体地说，涉及一种三维铁电存储器及其制作方法。

背景技术

铁电存储器(FRAM)是利用铁电材料在外电场作用下的铁电效应来进行信息存储的。由于铁电存储器有近乎无限次的写入寿命，且能能够在非常低的电能需求下快速地存储，因此，有望在消费领域的小型设备中得到广泛地应用。

但是，长期以来铁电存储器的发展较为缓慢，这是因为传统的铁电存储器采用的铁电材料为钙钛矿，而钙钛矿薄膜的制作工艺不能与传统的半导体制作工艺兼容，因此，限制了铁电存储器的发展。并且，由于钙钛矿薄膜的厚度不能有效减薄，生长过程无法进行保型性很好的三维淀积，所以，导致铁电存储器无法进行有效微缩，芯片面积无法有效缩小，进而导致铁电存储器长期以来局限于特定的市场，无法进入主流半导体市场。

发明内容

有鉴于此，本发明提供了一种三维铁电存储器及其制作方法，以解决现有的铁电存储器无法与传统的半导体制作工艺兼容，无法进行有效微缩、芯片面积无法有效缩小的问题。

为实现上述目的，本发明提供如下技术方案：

一种三维铁电存储器的制作方法，包括：

提供衬底；

在所述衬底表面形成堆叠层以及贯穿所述堆叠层的沟道孔，所述堆叠层包括多层交替排布的氧化硅层和氮化硅层；

在所述沟道孔侧壁形成铁电存储层、第一缓冲层、第二缓冲层和填充层，所述铁电存储层的材料为氧化铪或掺杂的氧化铪；

去除所述氮化硅层，并在所述氮化硅层所在的区域形成栅极层。

可选地，在所述沟道孔侧壁形成铁电存储层、第一缓冲层、第二缓冲层和填充层之前，还包括：

在所述沟道孔底部形成下电极。

可选地，在所述沟道孔侧壁形成铁电存储层、第一缓冲层、第二缓冲层和填充层包括：

在所述沟道孔的侧壁上依次形成铁电存储层和第一缓冲层；

去除所述下电极表面的所述铁电存储层和所述第一缓冲层，暴露出所述下电极；

在所述沟道孔的侧壁上形成第二缓冲层；

在所述沟道孔内形成填充层，以填满所述沟道孔。

可选地，所述掺杂的氧化铪包括掺杂铝、硅、二氧化硅、氮、锆、镧、钆或钇的氧化铪。一种三维铁电存储器，包括衬底、位于所述衬底表面的堆叠层、贯穿所述堆叠层的沟道孔以及位于所述沟道孔内的功能层；

所述堆叠层包括多层交替排布的氧化硅层和栅极层；

所述功能层包括依次位于所述沟道孔侧壁上的铁电存储层、第一缓冲层、第二缓冲层和填充层，所述铁电存储层的材料为氧化铪或掺杂的氧化铪。

可选地，还包括位于所述沟道孔底部的下电极。

可选地，所述掺杂的氧化铪包括掺杂铝、硅、二氧化硅、氮、锆、镧、钆或钇的氧化铪。