[发明专利]半导体装置和设备

说明书

本公开涉及半导体装置和设备。半导体装置包括具有配置为矩阵形式的多个像素电路的第一芯片和具有配置为矩阵形式的多个电气电路的第二芯片的叠层。构成像素电路的半导体元件与构成电路的半导体元件之间的布线路径或构成像素电路的半导体元件与构成电路的半导体元件的位置关系在电路之间不同。

技术领域

本公开涉及具有多个芯片的堆叠的半导体装置。

背景技术

具有包含像素电路的芯片和包含被配置为处理来自像素电路的信号的电气电路的芯片的堆叠的半导体装置可被用作成像装置，并且可用于大幅提高成像装置的价值。日本专利公开No.2012-104684和日本专利公开No.2013-51674公开了在其上具有像素单元的基板和在其上具有多个列电路的基板被堆叠。

日本专利公开No.2013-51674仅公开了使用多层布线用于基板之间的连接，这还没有被充分检查。因此，为了提高半导体装置的价值，仍需要对于半导体装置的性能和质量以及从设计阶段到制造阶段的交付时间和成本的降低进行改进。

本公开提供了用于半导体装置的价值提高的有利技术。

发明内容

根据本公开的第一方面，半导体装置包括第一芯片和第二芯片的堆叠，其中，第一芯片具有布置为J行和K列的矩阵形式的多个像素电路，第二芯片具有布置为T行和U列的矩阵形式的多个电气电路。第一芯片包含具有构成所述多个像素电路的多个半导体元件的第一半导体层和包含构成所述多个像素电路的M个布线层的第一布线结构。第二芯片包含具有构成所述多个电气电路的多个半导体元件的第二半导体层和包含构成所述多个电气电路的N个布线层的第二布线结构。第一布线结构被放置在第一半导体层和第二半导体层之间。第二布线结构被放置在第一布线结构和第二半导体层之间。包含于第一布线结构中的从第一半导体层起的第M布线层中并且连接到所述多个像素电路之一的第一导电部分和包含于第二布线结构中的从第二半导体层起的第N布线层中并且连接到所述多个电气电路之一的第二导电部分电连接。包含于第M布线层中并且连接到所述多个像素电路之一的第三导电部分和包含于第N布线层中并且连接到所述多个电气电路之一的第四导电部分电连接。从第二导电部分到构成所述多个像素电路的所述多个半导体元件的最短布线路径是第一长度，并且从第一导电部分到构成所述多个电气电路的所述多个半导体元件的最短布线路径是第二长度。从第四导电部分到构成所述多个像素电路的所述多个半导体元件的最短布线路径是第三长度，并且，从第三导电部分到构成所述多个电气电路的所述多个半导体元件的最短布线路径是第四长度。第三长度和第四长度的总和比第一长度和第二长度的总和长。

根据本公开的第二方面，半导体装置包括第一芯片和第二芯片的堆叠，其中，第一芯片具有布置为J行和K列的矩阵形式的多个像素电路，第二芯片具有布置为T行和U列的矩阵形式的多个电气电路。第一芯片包含具有构成所述多个像素电路的多个半导体元件的第一半导体层和包含构成所述多个像素电路的M个布线层的第一布线结构。第二芯片包含具有构成所述多个电气电路的多个半导体元件的第二半导体层和包含构成所述多个电气电路的N个布线层的第二布线结构。第一布线结构被放置在第一半导体层和第二半导体层之间。第二布线结构被放置在第一布线结构和第二半导体层之间。包含于第一布线结构中的从第一半导体层起的第M布线层中并且连接到所述多个像素电路中的第一电路的第一导电部分和包含于第二布线结构中的从第二半导体层起的第N布线层中并且连接到所述多个电气电路中的第二电路的第二导电部分电连接。从第二导电部分到构成所述多个像素电路的所述多个半导体元件的最短布线路径是第一长度，并且从第一导电部分到构成所述多个电气电路的所述多个半导体元件的最短布线路径是第二长度。第一长度比第二长度长。