[发明专利]半导体装置和设备

权利要求书

1.一种包括第一芯片和第二芯片的堆叠的半导体装置，其特征在于，第一芯片具有布置为J行和K列的矩阵形式的多个像素电路，第二芯片具有布置为T行和U列的矩阵形式的多个电气电路，

其中，第一芯片包含具有构成所述多个像素电路的多个半导体元件的第一半导体层、包含构成所述多个像素电路的M个布线层的第一布线结构、作为所述多个像素电路中的布置在所述K列中的一列中的像素电路的一部分的两个或更多个的像素电路连接到的第一信号线、和作为所述多个像素电路中的布置在所述K列中的所述一列中的像素电路的另一部分的两个或更多个的像素电路连接到的第二信号线，

其中，第二芯片包含具有构成所述多个电气电路的多个半导体元件的第二半导体层和包含构成所述多个电气电路的N个布线层的第二布线结构，

其中，第一布线结构被放置在第一半导体层和第二半导体层之间，

其中，第二布线结构被放置在第一布线结构和第二半导体层之间，

其中，包含于第一布线结构中的从第一半导体层起的第M布线层中并且连接到所述第一信号线的第一导电部分和包含于第二布线结构中的从第二半导体层起的第N布线层中并且连接到所述多个电气电路中的第一电路的第二导电部分电连接，

其中，包含于第M布线层中并且连接到所述第二信号线的第三导电部分和包含于第N布线层中并且连接到所述多个电气电路中的第二电路的第四导电部分电连接，

其中，从第二导电部分到构成所述多个像素电路的所述多个半导体元件的最短布线路径是第一长度，并且从第一导电部分到构成所述多个电气电路的所述多个半导体元件的最短布线路径是第二长度，

其中，从第四导电部分到构成所述多个像素电路的所述多个半导体元件的最短布线路径是第三长度，并且，从第三导电部分到构成所述多个电气电路的所述多个半导体元件的最短布线路径是第四长度，并且

其中，第三长度和第四长度的总和比第一长度和第二长度的总和长。

2.根据权利要求1所述的半导体装置，其中，第三长度比第一长度长。

3.根据权利要求1所述的半导体装置，其中，第四长度比第三长度长。

4.根据权利要求1所述的半导体装置，

其中，第四长度比第二长度长。

5.根据权利要求4所述的半导体装置，其中，M≤N。

6.根据权利要求4所述的半导体装置，其中，两个或更多个像素电路共同连接到所述第一信号线。

7.根据权利要求6所述的半导体装置，其中，所述第一信号线被包含于从第一半导体层到第一布线结构中的第m布线层的范围中，其中mM。

8.根据权利要求6所述的半导体装置，其中，连接所述第一信号线和第一导电部分的导线被包含于从第一半导体层到第一布线结构的第m+μ布线层的范围中，其中m+μm。

9.根据权利要求6所述的半导体装置，其中，接收固定电势的导线被放置在连接所述第一信号线和第一导电部分的导线与所述第一信号线之间。

10.根据权利要求1所述的半导体装置，其中，第一导电部分和第二导电部分位于第一半导体层与所述第一电路之间。

11.根据权利要求1所述的半导体装置，

其中，从第三导电部分到构成所述多个电气电路的所述多个半导体元件的最短距离比从第一导电部分到构成所述多个电气电路的所述多个半导体元件的最短距离长。

12.根据权利要求11所述的半导体装置，

其中，所述第一布线结构包括所述多个像素电路中的至少两个像素电路分别连接到的多个信号线，所述多个信号线布置在所述K列所布置的方向，

其中，所述多个信号线中的第e1信号线连接到所述多个电气电路中的第p行第v列的电气电路，以及

其中，所述多个信号线中的第f1信号线连接到所述多个电气电路中的第q行第v列的电气电路。