[发明专利]互连结构及其制作方法、半导体器件

说明书

本发明提供一种互连结构及其制作方法、半导体器件，所述制作方法包括：在基底上形成第一层间介质层，刻蚀第一层间介质层，形成贯穿第一层间介质层的多个凹槽，然后依次在凹槽的侧壁形成牺牲层与低介电常数介质层，接着在凹槽内形成金属互连线，然后去除牺牲层，以在金属互连线的侧壁形成间隙，最后形成绝缘层，绝缘层覆盖第一层间介质层、金属互连线与所述低介电常数介质层，并遮盖间隙的顶部开口，以封闭间隙形成空气隙，空气隙位于相邻金属互连线之间，且空气隙具有较小的介电常数，能够减小相邻金属互连线之间的寄生电容，从而减少寄生电容造成的RC延迟。

技术领域

本发明涉及半导体技术领域，特别涉及一种互连结构及其制作方法、半导体器件。

背景技术

在现有技术中为了减少电阻电容(RC)延迟，一方面，使用金属铜连线取代金属铝连线。因为铜的电阻率只有铝的一半左右，较低的电阻率可以减少金属互联的电阻，从而减少RC延时；另一方面，使用低介电常数(即Low k低介电常数，其中，k是材料的介电常数的度量)的材料作为介质层以减少寄生电容，从而也可以减少相应的RC延迟。

但是随着集成电路芯片中器件特征尺寸的不断减小，金属互连线中的电路密度不断增加，导致同一层相邻的金属互连线离得越来越近，RC延迟在所难免，并且现有技术中的大马士革工艺还存在着沟槽图案难以控制的缺点，即使使用low k材料作为介质层，相邻的沟槽之间依然有可能产生较大的寄生电容，因此需要一种新的金属互连工艺来进一步降低由寄生电容造成的RC延迟。

发明内容

本发明的主要目的在于提供一种互连结构及其制作方法、半导体器件，在相邻金属互连线之间形成空气隙，减少由寄生电容造成的RC延迟。

为实现上述目的，本发明提供一种互连结构的制作方法，包括：

提供一基底，所述基底上形成有第一层间介质层；

刻蚀所述第一层间介质层，以形成贯穿所述第一层间介质层的多个凹槽；

依次形成牺牲层与低介电常数介质层在所述凹槽的侧壁；

形成金属互连线在所述凹槽内；

去除所述牺牲层，以在所述金属互连线的侧壁形成间隙；以及，

形成绝缘层，所述绝缘层覆盖所述第一层间介质层、所述金属互连线与所述低介电常数介质层，并遮盖所述间隙的顶部开口，以封闭所述间隙形成空气隙。

可选的，形成牺牲层在所述凹槽的侧壁的步骤包括：

形成牺牲材料层在所述基底上，所述牺牲材料层覆盖所述第一层间介质层的顶部、所述凹槽的侧壁及底部；以及，

刻蚀所述牺牲材料层，仅保留位于所述凹槽侧壁的所述牺牲材料层，以形成所述牺牲层；

形成所述低介电常数介质层之后，形成所述金属互连线之前，还包括：形成阻挡层在所述凹槽的底部及侧壁。

可选的，形成所述低介电常数介质层的步骤包括：

形成低介电常数介质材料层，所述低介电常数介质材料层位于所述第一层间介质层的顶部、所述凹槽的侧壁及底部；以及，

刻蚀所述低介电常数介质材料层，仅保留位于所述凹槽侧壁上的所述低介电常数介质材料层，以形成所述低介电常数介质层。

可选的，所述牺牲层的材质包含氮化硅，所述阻挡层的材质包含钛或/和氮化钛。

相应的，本发明还提供一种互连结构，包括：

基底；

第一层间介质层，位于所述基底上，且所述第一层间介质层内形成有多个贯穿所述第一层间介质层的凹槽；

金属互连线，填充于所述第一层间介质层的所述凹槽内；