[发明专利]互连结构及其制作方法、半导体器件在审
申请号: | 201811033489.7 | 申请日: | 2018-09-05 |
公开(公告)号: | CN110880476A | 公开(公告)日: | 2020-03-13 |
发明(设计)人: | 吴双双 | 申请(专利权)人: | 长鑫存储技术有限公司 |
主分类号: | H01L21/768 | 分类号: | H01L21/768;H01L23/532 |
代理公司: | 上海思微知识产权代理事务所(普通合伙) 31237 | 代理人: | 智云 |
地址: | 230000 安徽省合肥市*** | 国省代码: | 安徽;34 |
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摘要: | |||
搜索关键词: | 互连 结构 及其 制作方法 半导体器件 | ||
1.一种互连结构的制作方法,其特征在于,包括:
提供一基底,所述基底上形成有第一层间介质层;
刻蚀所述第一层间介质层,以形成贯穿所述第一层间介质层的多个凹槽;
依次形成牺牲层与低介电常数介质层在所述凹槽的侧壁;
形成金属互连线在所述凹槽内;
去除所述牺牲层,以在所述金属互连线的侧壁形成间隙;以及,
形成绝缘层,所述绝缘层覆盖所述第一层间介质层、所述金属互连线与所述低介电常数介质层,并遮盖所述间隙的顶部开口,以封闭所述间隙形成空气隙。
2.如权利要求1所述的互连结构的制作方法,其特征在于,形成牺牲层在所述凹槽的侧壁的步骤包括:
形成牺牲材料层在所述基底上,所述牺牲材料层覆盖所述第一层间介质层的顶部、所述凹槽的侧壁及底部;以及,
刻蚀所述牺牲材料层,仅保留位于所述凹槽侧壁的所述牺牲材料层,以形成所述牺牲层。
3.如权利要求2所述的互连结构的制作方法,其特征在于,形成所述低介电常数介质层的步骤包括:
形成低介电常数介质材料层,所述低介电常数介质材料层位于所述第一层间介质层的顶部、所述凹槽的侧壁及底部;以及,
刻蚀所述低介电常数介质材料层,仅保留位于所述凹槽侧壁上的所述低介电常数介质材料层,以形成所述低介电常数介质层。
形成所述低介电常数介质层之后,形成所述金属互连线之前,还包括:形成阻挡层在所述凹槽的底部及侧壁。
4.如权利要求3所述的互连结构的制作方法,其特征在于,所述牺牲层的材质包含氮化硅,所述阻挡层的材质包含钛或/和氮化钛。
5.一种互连结构,其特征在于,包括:
基底;
第一层间介质层,位于所述基底上,且所述第一层间介质层内形成有多个贯穿所述第一层间介质层的凹槽;
金属互连线,填充于所述第一层间介质层的所述凹槽内;
低介电常数介质层,位于所述金属互连线的侧壁上,并且所述低介电常数介质层和所述第一层间介质层之间间隔有一间隙;以及,
绝缘层,覆盖所述第一层间介质层、所述金属互连线与所述低介电常数介质层,并遮盖所述间隙的顶部,以界定出空气隙在所述低介电常数介质层和所述第一层间介质层之间。
6.如权利要求5所述的互连结构,其特征在于,还包括阻挡层,位于所述金属互连线的侧壁及底部,且所述金属互连线侧壁上的所述阻挡层位于所述金属互连线与所述低介电常数介质层之间。
7.如权利要求6所述的互连结构,其特征在于,还包括:第二层间介质层与导电插塞,所述第二层间介质层位于所述基底与所述第一层间介质层之间,且在所述第二层间介质层内形成有暴露所述基底的通孔,所述导电插塞位于所述通孔内,所述金属互连线与所述导电插塞相连接。
8.如权利要求6所述的互连结构,其特征在于,还包括:第二层间介质层,所述第二层间介质层位于所述基底与所述第一层间介质层之间,且在所述第二层间介质层内形成有暴露所述基底的通孔,所述金属互连线填充于所述通孔内,并且所述金属互连线和所述第二层间介质层之间间隔有一间隙。
9.如权利要求7或8所述的互连结构,其特征在于,所述阻挡层的材质包含钛或/和氮化钛,所述金属互连线的材质包含铜、钴或钨,所述导电插塞的材质包含铜、钴或钨,所述绝缘层的材质包含氮化硅或/和氮碳化硅。
10.一种半导体器件,其特征在于,包括:
基底;
第一层间介质层,位于所述基底上,且所述第一层间介质层内形成有多个贯穿所述第一层间介质层的凹槽;
金属互连线,填充于所述第一层间介质层的所述凹槽内;
低介电常数介质层,位于所述金属互连线的侧壁上,并且所述低介电常数介质层和所述第一层间介质层之间间隔有一间隙;以及,
绝缘层,覆盖所述第一层间介质层、所述金属互连线与所述低介电常数介质层,并遮盖所述间隙的顶部,以界定出空气隙在所述低介电常数介质层和所述第一层间介质层之间。
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