[发明专利]柱状半导体装置、及其制造方法

说明书

在SRAM单元电路中，在俯视观看时，通过第二栅极连接W层(29a)连接：位在与栅极TiN层(23a,23b)连接的第一栅极连接W层(22a,22b)之间的Nsupgt;+/supgt;层(12a),Psupgt;+/supgt;层(13a)、及第一栅极连接W层(22c)；其中，该Nsupgt;+/supgt;层(12a),Psupgt;+/supgt;层(13a)与Si柱(11a,11b)的底部连接，并且沿水平方向延伸，该第一栅极连接W层(22c)与栅极TiN层(23a,23b)连接，并且沿水平方向延伸。并且，第二栅极连接W层(29a)的底部位在第一栅极连接W层(22c)内，且其上表面位置形成为比栅极TiN层(23a)至(23f)、及第一栅极连接W层(22a)至(22d)的上表面还低。

技术领域

本发明涉及一种柱状半导体装置、及其制造方法。

背景技术

近年来，典型的柱状半导体装置的SGT(Surrounding GateTransistor，环绕栅晶体管)作为用于提供高度集成的半导体装置的半导体元件而受到关注。而且，还殷切盼望具有SGT的半导体存储装置的进一步的高度集成化及高性能化。

在普通的平面MOS晶体管中，沟道(channel)以沿着半导体基板的上表面的水平方向的方式存在。相对于此，SGT的沟道以沿着垂直于半导体基板的上表面的方向的方式存在(例如，参照非专利文献1)。因此，与平面型MOS晶体管相比，SGT可以半导体装置高密度化。

图10示出了N沟道SGT的结构示意图。在具有P型或i型(本征型)的导电类型的Si柱100(以下，将硅半导体柱称为「Si柱」)内的上下位置形成为：当一方成为源极时，另一方就成为漏极的N⁺区域101a,101b(以下，将包含高浓度的施体杂质的半导体区域称为「N⁺区域」)。成为此源极、漏极的N⁺区域101a,101b的Si柱100的部分会形成沟道区域102。以包围该沟道区域102的方式形成栅极绝缘材料层103。以包围该栅极绝缘材料层103的方式形成栅极导体层104。SGT中，在单个Si柱100内形成有：成为源极、漏极的N⁺区域101a,101b、沟道区域102、栅极绝缘材料层103、栅极导体层104。因此，在俯视观看时，SGT的占有面积会相当于平面型MOS晶体管的单个源极或漏极N⁺区域的占有面积。因此，与具有平面型MOS晶体管的电路晶片相比，具有SGT的电路晶片可以实现晶片大小的更进一步的缩小化。

在实际的LSI电路晶片上形成多个图10所示的SGT。各SGT的源极、漏极、栅极导体层与其它的SGT源极、漏极、栅极导体层、或和外部电路相连的配线会根据电路设计而连接。其连接方法会对LSI电路晶片的集成度、性能、制造的容易性带来很大的影响。

[现有技术文献]

[非专利文献]

[非专利文献1]：Hiroshi Takato,Kazumasa Sunouchi,Naoko Okabe,AkihiroNitayama,Katsuhiko Hieda,Fumio Horiguchi,and Fujio Masuoka:IEEE Transactionon Electron Devices,Vol.38,No.3,pp.573-578(1991)

[非专利文献2]H.Itoh,T.Moriya,and M.Kashiwagi:Selective CVD oftungsten and its applications to MOSLSI,Solid-State Techn.,November,pp.83(1986)。

发明内容

[发明所欲解决的课题]

本发明的课题为谋求采用SGT的LSI电路的高密度化、高性能化、低成本化的实现。

[用以解决课题的手段]