[发明专利]半导体装置

说明书

对于GGMOS的1个单元将N型体区域(5)配置多个，并且将N型体区域(5)的N型杂质浓度设定得较低，从而与阴极电极进行肖特基接触。具体而言，包围构成GGMOS的单元而将N型体区域(5)配置多个。由此，能够提高体接触电阻，能够提高基极电阻，所以能够更早地使寄生PNP晶体管导通。因而，能够可靠地抑制对被保护元件流过浪涌电流。

相关申请的相互参照

本申请基于2016年11月09日申请的日本专利申请第2016－219029号，这里通过参照而包括其记载内容。

技术领域

本发明涉及具有使LDMOS(横向扩散MOS)(Laterally Diffused MOSFET的简写)的栅极－源极间短路而使用的GGMOS(栅极接地MOS)(Grounded-gate MOSFET的简写)等保护元件的半导体装置。

背景技术

以往，已知例如通过将GGMOS与用作向负载的电力供给的开关元件的MOSFET等并联连接从而通过GGMOS保护MOSFET的保护电路。该保护电路中，由于与MOSFET并联连接的GGMOS比MOSFET先击穿(break through)，所以浪涌电流流过GGMOS侧从而能够使浪涌电流不流过MOSFET，能够保护MOSFET不损坏。

例如，GGMOS被做成具有寄生PNP晶体管以及寄生二极管的结构。寄生PNP晶体管包括邻接配置的N型阱层及P型阱层、在N型阱层的表层部形成的P⁺型阴极区域及N⁺型体(body)区域、以及在P型阱层的表层部形成的P⁺型阳极区域等。寄生二极管包括N型阱层与P型阱层的PN结。另外，N⁺型体区域相当于寄生二极管的阴极，在寄生PNP晶体管中相当于基极。同样，P⁺型阳极区域相当于寄生二极管的阳极，在寄生PNP晶体管中相当于集电极。P⁺型阴极区域相当于寄生PNP晶体管的发射极。

在这样的结构下，在施加浪涌时N型阱层与P型阱层的PN结所形成的寄生二极管导通。并且，通过伴随于此的基极电阻即N型阱层中的直至N⁺型体区域的内部电阻的电压下降，寄生晶体管的基极－阴极间电压上升。由此，寄生PNP晶体管导通，不进行向用作开关元件的MOSFET的电力供给，从而能够抑制浪涌电流流过MOSFET。

但是，由于P型阱层的电阻成分而P型阱层的电压上升，超过作为被保护元件的MOSFET的耐压，不再能够保护被保护元件。特别是，在保护元件的耐压高的情况下，漂移(drift)长度即P型阱层中的成为与N型阱层的边界的PN结至P⁺型阳极区域的长度较长从而漂移电阻变高，容易引起上述电压上升。

因此，为了进一步使寄生PNP晶体管容易动作、不对被保护元件施加过大电压，提出了将N⁺型体区域仅形成在形成GGMOS的单元区域的外周部的构造(参照专利文献1)。根据这样的结构，能够拉开N型阱层与P型阱层的PN结至N⁺型体层的距离，能够增大基极电阻，从而能够使寄生PNP晶体管容易动作。因而，能够抑制向被保护元件施加过大电压的情况。

现有技术文献

专利文献

专利文献1:日本特开2013－8715号公报

但是，通过限定N⁺型体区域的形成位置，在GGMOS中的距N⁺型体区域较远的部分和较近的部分中动作定时产生偏差，无法均匀地使GGMOS动作。

发明内容

本发明的目的在于，提供能够使寄生PNP晶体管更容易动作并且使GGMOS更均匀地动作的结构的半导体装置。