[实用新型]一种芯片测试结构

说明书

技术领域

本实用新型涉及半导体制造技术领域，具体涉及一种芯片测试结构。

背景技术

在半导体器件结构中，层间介质隔离层(Inter Layer Dielectric，ILD)是指金属层内或层间的绝缘层，其作用是使金属线之间相互隔离。层间介质隔离层质量的好坏直接影响半导体器件的性能。通常对其进行测试，以此来判断半导体器件性能，如介质层薄膜质量和填空能力。

现阶段的测试结构，通过在层间介质隔离层里面设置金属点，通过测试金属点之间的金属间绝缘介质漏电的大小以及击穿电压的大小来表征层间介质隔离层质量的好坏。但是现有的测试结构，金属测试点不仅在顶部存在金属间绝缘介质漏电，而且金属测试点的底部还存在结漏，这样严重的影响了测试结果的准确性。

实用新型内容

本实用新型提供一种芯片测试结构，解决了以上所述的技术问题。

本实用新型解决上述技术问题的方案如下：一种芯片测试结构，从下至上依次包括基底层、层间介质隔离层和覆盖层；所述基底层上设置有多个等间距排列的浅槽隔离槽，所述浅槽隔离槽从所述基底层与所述层间介质隔离层结合的表面延伸至所述基底层内部，所述层间介质隔离层填充所述浅槽隔离槽；所述层间介质隔离层上设置有多个等间距排列的第一测试端子和第二测试端子，所述第一测试端子和所述第二测试端子从所述层间介质隔离层与所述覆盖层结合的表面延伸至所述层间介质隔离层内部；所述第二测试端子和所述浅槽隔离槽对齐，所述第一测试端子位于两个相邻的所述第二测试端子的中间位置处，所述第一测试端子通过第一通孔连线连接所述基底层，所述第二测试端子通过第二通孔连线连接所述层间介质隔离层。

本实用新型的有益效果是：芯片测试结构通过将第一测试端子的通孔连线接触基底层，将第二测试端子的通孔连线接触层间介质隔离层，避免了第一测试端子和第二测试端子的底部结漏的产生，通过测试第一测试端子和第二测试端子的顶部金属间绝缘介质漏电的大小和击穿电压的大小，来判断层间介质隔离层质量的好坏，提高了测试结果的准确性。

在上述技术方案的基础上，本实用新型还可以做如下改进。

进一步，所述第二通孔连线的下表面与所述基底层的上表面在垂直方向的距离的范围是10nm-10um。

进一步，所述第一通孔连线和所述第二通孔连线在水平方向的距离的范围是10nm-10um。

进一步，两个相邻的所述浅槽隔离槽的异侧边缘距离的范围是10nm-10um。

采用上述进一步方案的有益效果是：通过使一端通孔接触在有源区，另一端通孔接触在浅槽隔离槽上，可以有效的避免第一测试端子和第二测试端子的底部结漏的产生，满足芯片设计制造的要求。

附图说明

图1为现有技术中的芯片测试结构的示意图；

图2为本实用新型第一实施例提供的一种芯片测试结构示意图；

图3为本实用新型第二实施例提供的一种芯片测试结构示意图。

附图中，各标号所代表的部件列表如下：

1、基底层，2、层间介质隔离层，3、覆盖层，4、第一测试端子，5、第二测试端子，6、第一通孔连线，7、第二通孔连线，8、浅槽隔离槽，9、有源层。

具体实施方式

以下结合附图对本实用新型的原理和特征进行描述，所举实例只用于解释本实用新型，并非用于限定本实用新型的范围。

图1为现有技术中的芯片测试结构的示意图。如图1所示，现有技术中的芯片测试结构从下至上依次包括基底层1、层间介质隔离层2和覆盖层3，基底层1上设置有等间距排列的浅槽隔离槽8，层间介质隔离层2上设置有等间距排列的第一测试端子4和第二测试端子5，每个第一测试端子4和第二测试端子5均和两个浅槽隔离槽8中间的基底层1表面相对。第一测试端子4通过第一通孔连线6连接基底层1，第二测试端子5通过第二通孔连线7连接基底层1。

在进行测试时，通过向第一测试端子4和第二测试端子5施加电压，不仅在第一测试端子4和第二测试端子5之间的位于覆盖层3下方的层间介质隔离层2处产生漏电，同时还会在第一测试端子4和第二测试端子5之间的浅槽隔离槽8下方处产生结漏。通过漏电和击穿电压大小可以评判半导体器件质量，而结漏的产生会影响测试结果的准确性。