[实用新型]集成电路

说明书

技术领域

本实用新型属于集成电路设计领域，更具体地，涉及一种集成电路。

背景技术

在电路后端设计流程中，在后端设计完成后，便提交图像设计系统(Graphic Design System，GDS)经由代工厂制作掩膜以制作集成电路，并据以验证是否满足所涉及的规格，例如是否可达到所需要的功能或是否可达到一定的可靠性。然而，尽管在集成电路设计过程中已通过大量的电脑或硬件的模拟验证集成电路的规格，实体集成电路仍可能因各种因素存在一些问题或者缺陷。若是一些较小的问题或者缺陷，可以通过工程修改命令(Engineering Change Order，ECO)的方式进行解决；若是较大的问题、缺陷或者增加了新功能，则需要重新做后端设计流程，因此需要制作识别这些设计操作的版本号，故目前电路设计多半会增加一记录集成电路版本号的功能。集成电路版本号(chip version)用于标识集成电路(Integrated Circuit，IC)集成电路的版本。

另一方面，由于集成电路在制作之前已进行了大量的仿真，故仅会有少量问题存在于实体集成电路。因此，在进行更正该集成电路的布局绕线时，为防止大量重新合成电路，重新模拟验证及重新布局绕线所耗费的时间，设计人员多半会以ECO方式修改这些问题，亦即以人工方式修改版图布线。由于掩膜的制作费用相当昂贵，能以ECO方式修改问题既可避免重新制作整体掩模的费用，又仅需要重新制作所修改的部位的掩模，节省成本。

同理，设计人员也可通过ECO方式修改布线进行集成电路版本号的修改。图1示出了现有技术中集成电路架构的示意图。如图1所示，该集成电路共有四个金属层，分别为M1、M2、M3和M4，4个金属层之间还夹着3个通孔层，分别为VIA1、VIA2、VIA3。该集成电路至少存在一组通道，每组通道包括通道1和通道2。其中，通道1和通道2为两个相互不连通的独立通道。两个通道分别从M1开始，贯穿各金属层和通孔层，一直连通到M4。其中，在M1，通道1与器件层中提供稳定低电平的单元TIEL连接，通道2与器件层中提供稳定高电平的单元TIEH连接。在M4，通道1可以引出一个只读的逻辑“0”，而通道2可以引出一个只读的逻辑“1”。作为集成电路版本号的其中一位，如果该位设计为逻辑“0”，则引出通道1，如果该位设计为逻辑“1”，则引出通道2。

该集成电路可以通过修改金属线或通孔的连接，使两个通道交叉连接，则两个通道的输出结果互换，以改变通道的输出结果。每组通道输出一位逻辑值，多组通道输出多位逻辑值，以形成集成电路的版本号，只要改变某些组通道的逻辑值，就可改变集成电路的版本号。

然而双通道设计的集成电路结构在使用过程中有以下缺点：当一组通道中的一个通道被输出时，另一个通道被浮空，浮空端口容易引起串扰问题；通道的平面形状曲折迂回，版图修改比较麻烦；不同金属层的错位连接的长度不同，且不论是金属层还是通孔层，都需要同时修改两条金属线的连接或两个通孔的位置来改变通道输出的逻辑值。

实用新型内容

本实用新型的目的在于提供一种置于集成电路内部的具有识别版本号的逻辑电路版图模块。

根据本实用新型的一方面，提供一种集成电路，包括：交替堆叠的多个金属层和多个通孔层；位于所述多个金属层和所述多个通孔层中的多个导电通道；以及器件层，与所述多个金属层中的最底部金属层邻接，并且至少包括一组异或门，每组异或门包括多个异或门，其中，所述多个导电通道形成从所述多个金属层中的最顶部金属层至最底部金属层的多个导电路径，所述多个导电路径中的每一个导通或断开表示逻辑值，所述多个异或门与所述多个导电路径连接，用于读取所述逻辑值，其中，所述逻辑值表征版本号。

优选地，所述每组异或门中的多个异或门彼此级联，每个异或门的第一输入端经由相应的金属层或通孔层连接至低电平或高电平。

优选地，第一异或门的第二输入端经由相应的金属层连接至低电平或高电平。

优选地，所述逻辑值为0或1。

优选地，多个金属层或多个通孔层通过相应的导电路径与器件层中提供稳定低电平的单元TIEL或提供稳定高电平的单元TIEH连接。

优选地，位于所述多个金属层的导电通道表现为一段导线，位于所述多个通孔层的导电通道表现为一个通孔。

优选地，位于所述多个金属层中的导电通道对应的导线可形成两个导电路径，其中一种导电路径使其相应的导电层连接至低电平，而另一种导电路径使其相应的导电层连接至高电平。