[发明专利]一种屏蔽栅沟槽MOSFET制造方法

说明书

本发明提供一种屏蔽栅沟槽MOSFET制造方法，包括：采用化学机械抛光使外延层上方的屏蔽多晶硅和屏蔽氧化层减至目标厚度；沉积氮化硅层覆盖屏蔽多晶硅和屏蔽氧化层，对氮化硅层进行刻蚀以形成对应深沟槽的窗口并去除上述窗口中的上述氮化硅层；以氮化硅层为掩膜回刻刻蚀深沟槽内的屏蔽多晶硅和屏蔽氧化层并暴露屏蔽多晶硅的上方部分；在深沟槽中填充沉积隔离氧化层，隔离氧化层还覆盖位于外延层上方的屏蔽氧化层和氮化硅层；采用化学机械抛光处理隔离氧化层并止于氮化硅层；去除外延层上表面的氮化硅层和屏蔽氧化层，并回刻刻蚀隔离氧化层至第二目标深度。本发明的有益效果：反向传输电容稳定,实现了器件反向传输电容的稳定性控制。

技术领域

本发明涉及功率半导体器件制造技术领域，尤其涉及一种屏蔽栅 沟槽MOSFET制造方法。

背景技术

屏蔽栅沟槽MOSFET是目前最先进的功率MOSFET器件技术， 能够同时实现低导通电阻(Rdson)和低反向传输电容(Crss)，从 而同时降低了系统的导通损耗和开关损耗，提高了系统使用效率。

如图1所示，以N型器件为例，现有常见屏蔽栅沟槽(SGT) MOSFET的单元结构包括：

轻掺杂N-型外延层104，形成于重掺杂N++型硅衬底102上， 金属漏极100，形成于重掺杂N++型硅衬底102下；深沟槽106形 成于轻掺杂N-型外延层104中，沟槽106侧壁长有屏蔽氧化层108， 沟槽106中填充有屏蔽多晶硅110和栅极多晶硅116；屏蔽多晶硅 110和栅极多晶硅116之间有氧化层112隔离；P型体区118形成于 轻掺杂N-型外延层104表面，源区120形成在P型体区118中； 接触孔124穿过氧化介质层122和源区120进入P型体区118；金属源极130设置在接触孔124和氧化介质层122上；栅极多晶硅116 通过版图布局在沟槽106末端引出(未画出)，屏蔽多晶硅110通过 版图布局使其与源极120相连，源极120和P型体区118通过金属 源极130共同引出。

如图2A至图2G所示，以N型器件为例，现有常见屏蔽栅沟槽 (SGT)MOSFET的制造方法主要步骤包括：

1)如图2A所示，在硅衬底102上生长外延层104，在所述外延 层104中形成沟槽106；在所述沟槽106侧壁生长屏蔽氧化层108， 然后填充屏蔽多晶硅110；

2)如图2B所示，化学机械抛光(CMP)使表面屏蔽氧化层108 和屏蔽多晶硅110减至目标厚度。

3)如图2C所示,干法刻蚀或者湿法刻蚀将屏蔽多晶硅110和屏 蔽氧化层108回刻刻蚀至目标深度；

4)如图2D所示，淀积高密度等离子体(HDP)氧化层，以形成 隔离屏蔽电多晶硅110和栅极多晶硅116的氧化层112；

5)如图2E所示，化学机械抛光(CMP)HDP氧化层112保留 至晶圆表面目标厚度；

6)如图2F所示，干法刻蚀或湿法回刻刻蚀HDP氧化层112至 目标深度；此时隔离屏蔽电多晶硅110和栅极多晶硅116的氧化层 112形成。

7)如图2G所示，栅氧化层114生长，栅极多晶硅116淀积并回 刻刻蚀至稍低于硅表面约1KA至3KA；正面离子注入P型掺杂物， 以形成P型体区(P-Body)118；正面离子注入N型掺杂物，以形 成源极(Source)120；隔离介质层(ILD)122淀积、接触孔(Contact) 124刻蚀、源极金属层130淀积回刻、钝化层淀积(未画出)、漏极 金属层100淀积等。

现有制造方法中，如图2F所示,轻掺杂N-型外延层104和栅极 116底部的交叠区域长度Woverlap很不稳定。而交叠区域长度 Woverlap与反向传输电容(Crss)呈正相关关系，那必然导致反向 传输电容(Crss)的不稳定；反向传输电容(Crss)不稳定会影响屏 蔽栅沟槽MOSFET在很多应用领域的应用，比如电机驱动，同步整 流等。