[发明专利]基于FPGA的窄脉冲输出系统及方法

说明书

本发明提出一种基于FPGA的窄脉冲输出系统及方法，该系统包括：信号发生模块，作为信号发生源而生成并输出定宽窄脉冲信号，或，作为接口接收外部输入的定宽窄脉冲信号并输出；及信号处理模块，接收定宽窄脉冲信号，将定宽窄脉冲信号输入至第一可变延时模块和第二可变延时模块，并对经过第一可变延时模块的定宽窄脉冲信号进行取反，将第一可变延时模块和第二可变延时模块输出的两路定宽窄脉冲信号相与，生成第一窄脉冲信号并输出；其中，所述第一可变延时模块和第二可变延时模块被约束为位置固定，所述第一可变延时模块与所述第二可变延时模块之间具有一定时延差。本发明能克服随机延时带来的影响，输出更稳定的窄脉冲。

技术领域

本发明涉及FPGA(Field-Programmable Gate Array，现场可编程门阵列)开发技术领域，尤其涉及的是一种基于FPGA的窄脉冲输出系统及方法。

背景技术

FPGA的开发设计难点关键在于设计的时序是否符合要求，而对于逻辑则完全可以依靠仿真来解决。在开发中FPGA分为行为仿真和后仿真，行为仿真只能根据开发人员写的程序进行逻辑和时序上的仿真，在一个理想的情况下，可以帮助开发人员查出逻辑漏洞和时序错误。后仿真可以在FPGA完成布局布线后根据实际情况来帮助开发人员查找是否存在时序约束上的错误。其中FPGA在进行布局布线是完全由软件自动实现的，其布线资源和逻辑资源是随机分配的，这就造成在从一个寄存器到另一个寄存器之间的信号延时也是随机的。在设计到纳秒级的信号时，这类的延时已经到了必须要解决的时候，否则每修改一次代码或添加一些功能后，布局布线都会不一样，从而导致输出的窄脉宽不稳定。

发明内容

本发明所要解决的技术问题是提供一种基于FPGA的窄脉冲输出系统及方法，能克服随机延时带来的影响，可输出更稳定的窄脉冲。

为解决上述问题，本发明提出一种基于FPGA的窄脉冲输出系统，包括：

信号发生模块，作为信号发生源而生成并输出定宽窄脉冲信号，或，作为接口接收外部输入的定宽窄脉冲信号并输出；及

信号处理模块，接收定宽窄脉冲信号，将定宽窄脉冲信号输入至第一可变延时模块和第二可变延时模块，并对经过第一可变延时模块的定宽窄脉冲信号进行取反，将第一可变延时模块和第二可变延时模块输出的两路定宽窄脉冲信号相与，生成第一窄脉冲信号并输出；其中，所述第一可变延时模块和第二可变延时模块被约束为位置固定，所述第一可变延时模块与所述第二可变延时模块之间具有一定时延差。

根据本发明的一个实施例，所述信号发生模块具有第一窄脉宽使能信号接口，接收窄脉宽使能信号；所述信号发生模块还用以根据所述窄脉宽使能信号判断窄脉冲宽度是否低于设定宽度，在低于设定宽度时输出定宽窄脉冲信号，否则，通过时钟计数方式生成第二窄脉冲信号输出。

根据本发明的一个实施例，该系统还包括信号输出模块，具有第二窄脉宽使能信号接口，接收窄脉宽使能信号；所述信号输出模块用以根据所述窄脉宽使能信号选择第一窄脉冲信号或第二窄脉冲信号输出。

根据本发明的一个实施例，所述信号处理模块包括：

所述第一可变延时模块，其窄脉冲输入接口接收所述信号发生模块输出的信号；

非门，其输入端连接所述第一可变延时模块的脉冲输出接口；

与门，其两个输入端分别连接所述非门的输出端和所述第二可变延时模块的脉冲输出接口，其输出端连接所述信号输出模块的第一脉冲输入接口；

所述第二可变延时模块，其窄脉冲输入接口接收所述信号发生模块输出的定宽窄脉冲信号或第二窄脉冲信号，其脉冲输出接口连接所述信号输出模块的第二脉冲输入接口和所述与门的一个输入端。