[发明专利]集成电路转接板

说明书

本发明涉及一种集成电路转接板，包括：硅基衬底101、第一TSV孔102、第二TSV孔103、第一隔离沟槽104、第二隔离沟槽105、第三隔离沟槽106、第一二极管107、第二二极管108、插塞109、金属互连线110、凸点111及隔离层112；所述第一TSV孔102、所述第一隔离沟槽104、所述第一二极管107、所述第二隔离沟槽105、所述第二TSV孔103、所述第三隔离沟槽106及所述第二二极管108沿横向依次间隔地设置于所述硅基衬底101中。本发明提供的集成电路转接板，增强了层叠封装芯片的抗静电能力。

技术领域

本发明涉及半导体器件设计及制造领域，特别涉及一种集成电路转接板。

背景技术

目前为止集成电路的特征尺寸已经低至7nm，在单个芯片上集成的晶体管数量已经到达百亿级别，伴随百亿级别的晶体管数量的要求，片上资源和互连线长度问题成为现今集成电路领域发展的瓶颈，3D集成电路被认为是未来集成电路的发展方向，它原有电路的基础上，在Z轴上层叠，以求在最小的面积上集成更多的功能，这种方法克服了原有集成度的限制，采用新兴技术硅片通孔(Through SiliconVias，简称TSV)，大幅度的提高了集成电路的性能，降低线上延迟，减小芯片功耗。

在半导体行业里面，随着集成电路集成度的提高以及器件特征尺寸的减小，集成电路中静电放电引起的潜在性损坏已经变得越来越明显。据有关报道，集成电路领域的故障中有近35％的故障是由静电释放(Electro-Static discharge，简称ESD)所引发的，因此芯片内部都设计有ESD保护结构来提高器件的可靠性。然而不同芯片的的抗静电能力不同，在三维堆叠时抗静电能力弱的芯片会影响到封装后整个系统的抗静电能力，因此如何提高基于TSV工艺的3D集成电路的抗静电能力成为半导体行业亟待解决的问题。

发明内容

为解决现有技术存在的技术缺陷和不足，本发明提出一种适用于集成电路抗静电的转接板。

本发明的一个实施例提供了一种集成电路转接板，包括：硅基衬底101、第一TSV孔102、第二TSV孔103、第一隔离沟槽104、第二隔离沟槽105、第三隔离沟槽106、第一二极管107、第二二极管108、插塞109、金属互连线110、凸点111及隔离层112；

所述第一TSV孔102、所述第一隔离沟槽104、所述第一二极管107、所述第二隔离沟槽105、所述第二TSV孔103、所述第三隔离沟槽106及所述第二二极管108沿横向依次间隔地设置于所述硅基衬底101中；

所述第一TSV孔102、所述第二TSV孔103、所述第一隔离沟槽104、所述第二隔离沟槽105及所述第三隔离沟槽106均沿纵向贯穿所述硅基衬底101；其中，所述第一TSV孔102与所述第二TSV孔103中填充多晶硅，所述第一隔离沟槽104、所述第二隔离沟槽105及所述第三隔离沟槽106中填充二氧化硅；

所述第一二极管107与所述第二二极管108的阳极设置于所述硅基衬底101上部，阴极设置于与所述硅基衬底101下部；

所述隔离层112设置于所述硅基衬底101上下表面；

所述插塞109设置于所述隔离层112中并分别位于所述多晶硅、所述第一二极管107及所述第二二极管108上下表面；

所述金属互连线110设置于所述隔离层112中并经所述插塞109使所述第一TSV孔102、所述第一二极管107、所述第二TSV孔103及所述第二二极管108串行连接；

所述凸点111设置于所述隔离层112中并经所述插塞109分别与所述第一TSV孔102的下端、所述第二TSV孔103的下端、所述第一二极管107的阴极及所述第二二极管108的阴极相连接。