[发明专利]用于系统级封装的防静电装置

说明书

本发明涉及一种用于系统级封装的防静电装置，包括：Si衬底(101)、SCR管(102)、隔离区(103)、TSV区(104)、互连线(105)及金属凸点(106)；其中，所述隔离区(103)和所述TSV区(104)均上下贯通所述Si衬底(101)；所述SCR管(102)设置于所述Si衬底(101)内；所述隔离区(103)设置于所述SCR管(102)的两侧；所述TSV区(104)设置于由所述SCR管(102)和所述隔离区(103)形成区域的两侧；所述互连线(105)设置于所述Si衬底(101)上，用于连接所述TSV区(104)的第一端面和所述SCR管(102)；所述金属凸点(106)设置于所述TSV区(104)的第一端面上。本发明通过在硅通孔转接板上设置SCR管作为防静电装置，解决了集成电路系统级封装抗静电能力弱的问题，增强了集成电路系统级封装的抗静电能力。

技术领域

本发明属半导体集成电路技术领域，特别涉及一种用于系统级封装的防静电装置。

背景技术

静电放电(Electro-Static Discharge,简称ESD)事件常见于日常生活中，且一些较大放电可由人类感官检测到，较小放电不被人类感官所注意到，因为放电强度与发生放电的表面积的比率非常小。ESD是器件及其集成电路(Integrated Circuit，简称IC)失效的主要因素，这是因为器件或产品在制造、封装、测试及使用过程中均可能产生静电，当人们在不知情况的条件下，使这些物体相互接触，形成放电通路，从而导致产品功能失效，或永久性毁坏。由此可知，ESD保护问题一直是集成电路设计领域的重要课题之一。随着集成电路规模的不断增加，ESD保护设计的难度也在不断增大。

随着计算机、通讯、汽车电子、航空航天工业和其他消费类系统领域的发展，对半导体芯片的尺寸和功耗的要求不断提高、即需要更小、更薄、更轻、高可靠、多功能、低功耗和低成本的芯片，在这种背景下三维封装技术应运而生。在二维封装技术的封装密度已达极限的情况下，更高密度的三维(3D)封装技术的优势不言而喻。

硅通孔(Through-Silicon Via，简称TSV)技术是3D集成电路中堆叠芯片实现互连的一种新的技术解决方案。由于TSV技术能够使芯片在三维方向堆叠的密度最大、芯片之间的互连线最短、外形尺寸最小，可以有效地实现这种3D芯片层叠，制造出结构更复杂、性能更强大、更具成本效率的芯片，成为了目前电子封装技术中最引人注目的一种技术。

转接板通常是指芯片与封装基板之间的互连和引脚再分布的功能层。转接板可以将密集的I/O引线进行再分布，实现多芯片的高密度互连，成为纳米级集成电路与毫米级宏观世界之间电信号连接最有效的手段之一。在利用转接板实现多功能芯片集成时，不同芯片的抗静电能力不同，在三维堆叠时抗静电能力弱的芯片会影响到封装后整个系统的抗静电能力；因此如何提高基于TSV工艺的3D-IC的系统级封装抗静电能力成为半导体行业亟待解决的问题。

发明内容

为了提高3D集成电路的抗静电能力，本发明提供了一种用于系统级封装的防静电装置；本发明要解决的技术问题通过以下技术方案实现：

本发明的实施例提供了一种用于系统级封装的防静电装置，包括：Si衬底101、晶闸管又叫可控硅(Silicon Controlled Rectifier,SCR)102、隔离区103、TSV区104、互连线105及金属凸点106；其中，

隔离区103和TSV区104均上下贯通Si衬底101；SCR管102设置于Si衬底101内；隔离区103设置于SCR管102的两侧；TSV区104设置于由SCR管102和隔离区103形成区域的两侧；互连线105设置于Si衬底101上用于连接TSV区104的第一端面和SCR管102；金属凸点106设置于TSV区104的第一端面上。

在本发明的一个实施例中，SCR管包括：N阱区和P阱区；其中，N阱区包括N阱接触区2021和阳极2022；P阱区包括阴极2023和P阱接触区2024。