[发明专利]存储器元件及其操作方法

说明书

一种存储器元件及其操作方法，存储器元件包括一外围电路部分及位于外围电路上的一阵列部分。阵列部分包括一底导电层；位于底导电层上的一隔离层；位于隔离层上的一半导体基材；位于半导体基材上的一多层叠层结构；位于一第一贯穿开口的侧壁上的一通道层；一存储层。底导电层与半导体基材是通过隔离层电性绝缘。多层叠层结构包括位于半导体基材上的第一绝缘层；位于第一绝缘层上的第一导电层；位于第一绝缘层之上的多个第二绝缘层；及与第二绝缘层交错叠层的多个第二导电层。第一贯穿开口暴露半导体基材。通道层电性接触半导体基材。存储层位于通道层与第一导电层之间及通道层与第二导电层之间。第一贯穿开口穿过多层叠层结构以暴露出半导体基材。

技术领域

本发明是有关于一种非易失性存储器(Non-Volatile Memory，NVM)元件及其制作方法。特别是有关于一种垂直通道存储器元件及其操作方法。

背景技术

非易失性存储器元件具有存入元件中的数据不会因为电源供应的中断而消失的特性，因而成为目前普遍被用来储存数据的存储器元件之一。闪存是一种典型的非易失性存储器技术。

具有垂直通道的非易失性存储器元件，例如垂直通道NAND闪存，一般包括一半导体基材；多个绝缘层和多晶硅层交错叠层在半导体基材上所形成的多层叠层结构；依序在穿过多层叠层结构的贯穿开口的侧壁上所形成的存储层(例如硅-硅氧化物-氮化硅-硅氧化物-硅(SONOS)存储层、间隙工程硅-硅氧化物-氮化硅-硅氧化物-硅(BE-SONOS)存储层、或电荷捕捉存储器(charge trapping memory))以及多晶硅通道层；以及在存储层、通道层以及多晶硅层上定义出的多个存储单元。存储单元是通过通道层与作为底部共享源极线的半导体基材电性连接。其中，底部共享源极线可用来进行非易失性存储器元件的区块擦除(block erase)操作。

然而，由于传统的非易失性存储器元件的基材可作为底部共享源极线，并具有形成于基材的掺杂区，阻值偏高。加上，掺杂区与基材之间的接合接口会产生寄生电容，不仅会增加功率消耗而且会对讯号产生干扰以及时间延迟(RC delay)，进而降低存储器元件写入/读取操作的可靠度以及元件速度。此外，由于传统的基材可以是一硅基材，传统的非易失性存储器元件的阵列部分及外围电路部分可能以并排的方式配置于一相同平面上，如此芯片的面积仍然太大。

因此，有需要提供一种垂直通道闪存元件，来解决已知技术所面临的问题。

发明内容

本发明的一个面向是有关于根据本揭露的一实施例的一种存储器元件，包括一外围电路部分及位于外围电路上的一阵列部分。阵列部分包括一底导电层；位于底导电层上的一隔离层；位于隔离层上的一半导体基材；以及位于半导体基材上的一多层叠层结构；位于一第一贯穿开口的侧壁上的一通道层；以及一存储层。底导电层与半导体基材是通过隔离层电性绝缘。多层叠层结构包括位于半导体基材上的第一绝缘层；位于第一绝缘层上的第一导电层；位于第一绝缘层之上的多个第二绝缘层；及与第二绝缘层交错叠层的多个第二导电层。第二导电层是绝缘于第一导电层。第一贯穿开口暴露半导体基材。通道层电性接触半导体基材。存储层位于通道层与第一导电层之间，以及通道层与第二导电层之间。第一贯穿开口穿过多层叠层结构以暴露出半导体基材。

本发明的另一个面向是有关于根据本揭露的一实施例的存储器元件的操作方法。此一存储器元件的操作方法包括：依据一选定的操作模式，通过控制底导电层的电位，调整半导体基材的电特性，其中选定的操作模式为写入、读取或擦除。

附图说明

为了对本发明的上述实施例及其他目的、特征和优点能更明显易懂，特举数个较佳实施例，并配合所附图式，作详细说明如下：

图1绘示根据本发明的一实施例的存储器元件的剖面示意图。

图2绘示根据本发明的另一实施例的存储器元件的剖面示意图。

图3A绘示根据本发明的一实施例的存储器元件在进行读取操作时的部分放大示意图。