[发明专利]半导体器件及其制造方法

说明书

制造非易失性存储器半导体器件的方法，包括在半导体衬底的非易失性存储器单元区上形成多个存储器单元，并且在多个存储器单元上方形成导电层。在多个存储器单元上方形成具有小于约1.2厘泊的粘度的平坦化材料的第一平坦化层。对第一平坦化层和导电层实施平坦化操作，从而去除第一平坦化层的上部区域和导电层的上部区域。完全地去除存储器单元之间的导电层的下部区域的部分。本发明的实施例还涉及半导体器件及其制造方法。

技术领域

本发明涉及半导体集成电路，更具体地，涉及包括非易失性存储器单元的半导体器件及其制造工艺。

背景技术

随着半导体工业在追求更高的器件密度、更高的性能和更低的成本的过程中进入纳米技术工艺节点，在减少形貌变化和抑制光刻操作的数量增加方面存在挑战。制造工艺中的有效平坦化是期望的以增加器件密度。平坦化材料的边缘变薄是半导体器件制造工艺中的一个问题，尤其是具有较大的组件密度或形貌变化的器件中。

发明内容

本发明的实施例提供了一种制造非易失性存储器半导体器件的方法，包括：在半导体衬底的非易失性存储器单元区上形成多个存储器单元；在所述多个存储器单元上方形成导电层；在所述多个存储器单元上方形成具有小于1.2厘泊的粘度的平坦化材料的第一平坦化层；对所述第一平坦化层和所述导电层实施平坦化操作，从而去除所述第一平坦化层的上部区域和所述导电层的上部区域；以及完全地去除所述存储器单元之间的所述导电层的下部区域的部分。

本发明的另一实施例提供了一种用于制造包括非易失性存储器的半导体器件的方法，所述方法包括：在衬底上方形成堆叠结构，所述堆叠结构包括：第一多晶硅层，设置在第一介电层上方；第二介电层，设置在所述第一多晶硅层上方；第二多晶硅层，设置在所述第二介电层上方；覆盖绝缘层，设置在所述第二多晶硅层上方；以及侧壁间隔件，设置在所述第一多晶硅层、所述第二介电层、所述第二多晶硅层和所述覆盖绝缘层的相对侧上；在所述堆叠结构上方形成第三多晶硅层，从而覆盖所述堆叠结构；在所述第三多晶硅层上方形成具有小于1.2厘泊的粘度的平坦化材料的第一平坦化层；以及去除所述第一平坦化层和所述第三多晶硅层的上部，从而形成选择栅极和擦除栅极。

本发明的又一实施例提供了一种非易失性存储器半导体器件，包括：非易失性存储器单元区；逻辑区；伪区，位于所述非易失性存储器单元区和所述逻辑区之间；以及接地区域，位于所述伪区和所述逻辑区之间，其中，所述伪区不包含位于所述非易失性存储器单元区和所述逻辑区之间的坝结构。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1是示出制造非易失性存储器半导体器件的方法的步骤的流程图。

图2A示出了根据本发明的一些实施例的示出顺序半导体器件制造工艺的各个阶段的一个的示例性截面图。图2B是图2A中的细节A的截面图。

图3示出了根据本发明的一些实施例的示出顺序半导体器件制造工艺的各个阶段的一个的示例性截面图。

图4A示出了根据本发明的一些实施例的示出顺序半导体器件制造工艺的各个阶段的一个的示例性截面图。图4B是图4A的细节B的截面图。

图5示出了根据本发明的一些实施例的示出顺序半导体器件制造工艺的各个阶段的一个的示例性截面图。

图6示出了根据本发明的一些实施例的示出顺序半导体器件制造工艺的各个阶段的一个的示例性截面图。

图7示出了根据本发明的一些实施例的示出顺序半导体器件制造工艺的各个阶段的一个的示例性截面图。

图8示出了根据本发明的一些实施例的示出顺序半导体器件制造工艺的各个阶段的一个的示例性截面图。