[发明专利]制作半导体元件的方法有效

申请号：	201711184416.3	申请日：	2017-11-23
公开（公告）号：	CN109830433B	公开（公告）日：	2021-03-30
发明（设计）人：	陈映先;陈俊嘉;王尧展;杨智伟;许得彰	申请（专利权）人：	联华电子股份有限公司
主分类号：	H01L21/283	分类号：	H01L21/283;H01L21/762
代理公司：	北京市柳沈律师事务所 11105	代理人：	陈小雯
地址：	中国台***	国省代码：	台湾;71
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摘要：
搜索关键词：	制作半导体元件方法
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【说明书】：

本发明公开一种制作半导体元件的方法。该制作半导体元件的方法是在Core_p区域中形成SiGe外延层后，将硬掩模层从复合间隙壁结构上去除，在复合间隙壁结构上及外延层上顺形的沉积一蚀刻停止层，在蚀刻停止层上沉积层间介电层，对层间介电层进行研磨，显露出虚设栅极的上表面，去除虚设栅极及部分第一含氮层，形成栅极沟槽并显露出栅极介电层，将Core_p区域中的栅极介电层从栅极沟槽中去除，并选择性的将第一含氮层及该氧化物层去除，留下第二含氮层。

技术领域

本发明涉及半导体制作工艺技术领域，特别是涉及一种半导体元件的制作方法。

背景技术

随着集成电路技术的发展，元件特征尺寸越来越小，硅材料中电子和空穴的迁移率物理限制，已成为提高元件性能的瓶颈。

已知，应变硅技术是通过在通道区附近外延生长出具有不同于硅晶格常数的材料，来提高载流子迁移率。例如，pFET晶体管常利用SiGe外延层的晶格常数大于Si的晶格常数，造成晶格不匹配，增加对硅通道的压缩应力(compressive stress)，由此改善空穴的迁移率。

随着元件尺寸的微缩，为确保晶体管元件的电性表现，SiGe外延层至栅极边缘距离(SiGe-to-gate edge distance，简称S2G)控制日益重要，特别是针对pFET晶体管元件S2G控制以及晶片内(within wafer)的IO晶体管元件与pFET晶体管元件S2G偏差量(S2Gbias)的控制。

发明内容

本发明的主要目的在于提供一种改良的半导体元件制作方法，可以解决现有技术的不足。

根据本发明一实施例，提供一种制作半导体元件的方法。首先提供一基底，在该基底上形成一第一栅极介电层，在该第一栅极介电层上形成一虚设栅极，在该虚设栅极及该基底上顺形的沉积一间隙壁复合膜，其中该间隙壁复合膜包含一第一含氮层、一氧化物层，设于该第一含氮层上，及一第二含氮层，设于该氧化物层上，在该间隙壁复合膜上顺形的沉积一硬掩模层，各向异性蚀刻该硬掩模层及该间隙壁复合膜，在该虚设栅极的侧壁上形成一复合间隙壁结构，在该基底中形成一凹陷区域，该凹陷区域邻近该复合间隙壁结构，在该凹陷区域中形成一外延层，将该硬掩模层从该复合间隙壁结构上去除，在该复合间隙壁结构上及该外延层上顺形的沉积一蚀刻停止层，在该蚀刻停止层上沉积一层间介电层，对该层间介电层进行一研磨制作工艺，显露出该虚设栅极的一上表面，去除该虚设栅极及该第一含氮层的一第一部分，如此形成一栅极沟槽并显露出该第一栅极介电层，以及将该第一栅极介电层从该栅极沟槽中去除，并选择性的将该第一含氮层的一第二部分及该氧化物层从该复合间隙壁结构中去除，留下该第二含氮层。

为让本发明的上述目的、特征及优点能更明显易懂，下文特举优选实施方式，并配合所附的附图，作详细说明如下。然而如下的优选实施方式与附图仅供参考与说明用，并非用来对本发明加以限制者。

附图说明

图1至图8为本发明一实施例所绘示的制作半导体元件的方法的剖面示意图。

主要元件符号说明

10 nFET晶体管

20 pFET晶体管

30 IO元件

11、21、31 虚设栅极

60 光致抗蚀剂层

100 基底

110、210、310 栅极介电层

110’、210’ 栅极介电层