[发明专利]一种线路板的制作方法

说明书

本发明公开了一种线路板的制作方法，包括使用正片工艺制作内层和/或外层线路，所述正片工艺包括以下步骤：依次通过贴膜、曝光和显影工序，在线路板上形成线路图形；在线路板上线路图形处加镀铜，形成电镀铜层；然后进行化学沉镍处理，在电镀铜层表面沉积一层镍层；依次进行退膜和蚀刻处理，在线路板上蚀刻出线路。本发明方法将电镀铜后的传统镀锡更改为沉镍，通过沉镍工序在外层线路图形镀铜后沉积一层厚度均匀的镍层，完全避免了图形分布特殊带来的保护层厚度(锡厚)偏差，解决了图形电镀线路时常出现电镀锡夹膜的问题，降低了线路板的报废率，并降低了线路板的生产成本，提高线路板的品质。

技术领域

本发明涉及印制线路板生产技术领域，尤其涉及一种线路板的制作方法。

背景技术

随着PCB行业的迅速发展，PCB逐渐迈向高精密细线路、小孔径、高纵横比(6:1-10:1)方向发展，PCB板的高精密化、孔径细小化、高厚径比化和线距窄化的发展趋势增加了线路板制作的难度，制作外层线路时，在图形电镀工序中常出现电镀夹膜的问题，如孔铜要求20-25μm，线距≤4mil的PCB，一般在生产过程中都存在电镀夹膜的问题；电镀夹膜会造成线路短路，影响PCB上的外层线路在进行AOI检查时的一次良品率，而且严重夹膜或夹膜点数多的情况下不能修理，会直接导致PCB报废，增加了PCB的报废率，进而提高了PCB的生产成本。

现有的正片工艺中图形电镀流程为：前流程→除油→水洗→微蚀→水洗→酸浸→镀铜→高位水洗→酸浸→镀锡→水洗→退膜→水洗→碱性蚀刻→水洗→退锡→水洗→烘干→后流程；上述的工艺流程中，镀锡受外层图形分布和底铜厚度等特性影响，线路上大铜面处的锡层薄，孤立线路上的锡层厚，镀锡厚度最大偏差可达20μm以上，有锡夹膜短路隐患，不适合制作图形分布不均匀的特殊精密线路产品。

发明内容

本发明针对现有印制线路板的制作过程中，在图形电镀时常出现电镀夹膜的问题，提供一种线路板的制作方法，该方法将传统镀锡更改为沉镍，解决了图形电镀线路时常出现电镀锡夹膜的问题，降低了线路板的报废率，同时降低了线路板的生产成本，提高线路板的品质。

为了解决上述技术问题，本发明提供了一种线路板的制作方法，包括使用正片工艺制作内层和/或外层线路，所述正片工艺包括以下步骤：

S1、图形转移：依次通过贴膜、曝光和显影工序，在线路板上形成线路图形；

S2、电镀铜：在线路板上线路图形处加镀铜，形成电镀铜层；

S3、沉镍：然后进行化学沉镍处理，在电镀铜层表面沉积一层镍层；

S4、后工序：依次进行退膜和蚀刻处理，在线路板上蚀刻出线路。

优选地，步骤S3中，化学沉镍的时间为15-25min，镍层的厚度为2.5-3.5μm。

优选地，步骤S1中，图形转移的贴膜采用抗化金干膜。

优选地，所述制作方法还包括表面处理的工序，在进行表面处理前先进行前处理的工序，包括对线路板进行除油和酸洗的步骤。

优选地，所述除油的时间为0.5-1.0min。

优选地，所述酸洗的时间为15-30s。

与现有技术相比，本发明的有益效果是：

本发明方法将电镀铜后的传统镀锡更改为沉镍，通过沉镍工序在内层线路或外层线路图形镀铜后沉积一层厚度均匀的镍层，完全避免了图形分布特殊带来的保护层厚度(锡厚)偏差，从而有效解决锡夹膜问题；且该沉镍层不用去除，减少工艺流程，并在后期进行表面处理时，在阻焊开窗位以化学置换反应的方式，在镍层上均匀的沉积上一定厚度的金层，可减少表面处理时沉镍的工艺流程，能有效提高线路板的生产效率；本发明解决了图形电镀线路时常出现电镀夹膜的问题，降低了线路板的报废率，并降低了线路板的生产成本，提高线路板的品质，并提高了生产效率。