[发明专利]一种制作半导体元件的方法

说明书

本发公开一种制作半导体元件的方法。首先提供一基底，该基底上具有一第一区域以及一第二区域，然后形成一第一阱区于第一区域的基底内以及一第二阱区于第二区域的基底内，去除部分第一阱区以形成一第一凹槽，再形成一第一外延层于第一凹槽内。

技术领域

本发明涉及一种制作半导体元件的方法，尤其是涉及一种于基底内形成凹槽，成长外延层于凹槽内后再将外延层形成鳍状结构的方法。

背景技术

随着场效晶体管(field effect transistors,FETs)元件尺寸持续地缩小，现有平面式(planar)场效晶体管元件的发展已面临制作工艺上的极限。为了克服制作工艺限制，以非平面(non-planar)的场效晶体管元件，例如鳍状场效晶体管(fin field effecttransistor,Fin FET)元件来取代平面晶体管元件已成为目前的主流发展趋势。由于鳍状场效晶体管元件的立体结构可增加栅极与鳍状结构的接触面积，因此，可进一步增加栅极对于载流子通道区域的控制，从而降低小尺寸元件面临的漏极引发能带降低(draininduced barrier lowering,DIBL)效应，并可以抑制短通道效应(short channel effect,SCE)。再者，由于鳍状场效晶体管元件在同样的栅极长度下会具有更宽的通道宽度，因而可获得加倍的漏极驱动电流。甚而，晶体管元件的临界电压(threshold voltage)也可通过调整栅极的功函数而加以调控。

然而，在现行的鳍状场效晶体管元件制作工艺中，鳍状结构的形成仍存在许多瓶颈，进而影响整个元件的漏电流及整体电性表现。因此如何改良现有鳍状场效晶体管制作工艺即为现今一重要课题。

发明内容

本发明一实施例公开一种制作半导体元件的方法。首先提供一基底，该基底上具有一第一区域以及一第二区域，然后形成一第一阱区于第一区域的基底内以及一第二阱区于第二区域的基底内。接着形成一衬垫层于基底上，形成一图案化掩模于衬垫层上，去除部分衬垫层以及部分第一阱区以形成一凹槽，去除第一图案化掩模，最后再形成一外延层于第一凹槽内。

附图说明

图1至图11为本发明一实施例制作一半导体元件的方法示意图。

主要元件符号说明

12 基底 14 NMOS区域

16 PMOS区域 18 周边区

20 衬垫层 22 图案化光致抗蚀剂

24 离子注入制作工艺 26 N阱

28 图案化光致抗蚀剂 30 离子注入制作工艺

32 P阱 34 衬垫层

36 图案化光致抗蚀剂 38 凹槽

40 外延层 42 氧化层

44 图案化光致抗蚀剂 46 凹槽

48 外延层 50 鳍状结构

52 浅沟隔离

具体实施方式