[发明专利]一种制作半导体元件的方法有效
| 申请号： | 201711012210.2 | 申请日： | 2017-10-26 |
| 公开（公告）号： | CN109712934B | 公开（公告）日： | 2021-06-22 |
| 发明（设计）人： | 曾冠豪;林建廷;蔡世鸿;谢柏光;曾于庭;戴觉非;郭承平 | 申请（专利权）人： | 联华电子股份有限公司 |
| 主分类号： | H01L21/8234 | 分类号： | H01L21/8234 |
| 代理公司： | 北京市柳沈律师事务所 11105 | 代理人： | 陈小雯 |
| 地址： | 中国台*** | 国省代码： | 台湾;71 |
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| 摘要： | |||
| 搜索关键词： | 一种 制作 半导体 元件 方法 | ||
1.一种制作半导体元件的方法，包含：
提供一基底，该基底上具有第一区域以及第二区域；
形成一衬垫层于该基底上；
形成一第一阱区于该第一区域的该基底内以及一第二阱区于该第二区域的该基底内；
形成一第一图案化掩模于该衬垫层上；
去除部分该衬垫层以及部分该第一阱区以形成第一凹槽；
去除该第一图案化掩模；
形成一第一外延层于该第一凹槽内；
进行一平坦化制作工艺去除部分该第一外延层并使该第一外延层上表面切齐该衬垫层上表面；以及
去除该衬垫层并使经过该平坦化制作工艺的该第一外延层上表面切齐该第二阱区上表面。
2.如权利要求1所述的方法，其中在形成一第一外延层于该第一凹槽内的步骤中所成长的该第一外延层上表面高于该基底上表面。
3.如权利要求1所述的方法，另包含：
去除部分该第一外延层、部分该第一阱区以及部分该第二阱区以形成多个鳍状结构于该第一区域以及该第二区域上；以及
形成一浅沟隔离于该多个鳍状结构之间。
4.如权利要求1所述的方法，另包含：
在该第一外延层上表面切齐该第二阱区上表面之后形成一第二图案化掩模于该第一区域上；
去除部分该第二阱区以形成一第二凹槽；
去除该第二图案化掩模；以及
形成一第二外延层于该第二凹槽内。
5.如权利要求4所述的方法，另包含：
去除部分该第一外延层、部分该第一阱区、部分该第二外延层以及部分该第二阱区以形成多个鳍状结构于该第一区域以及该第二区域上；以及
形成一浅沟隔离于该多个鳍状结构之间。
6.如权利要求4所述的方法，其中该第一外延层以及该第二外延层包含不同材料。
7.如权利要求4所述的方法，其中该第二外延层包含一无掺杂外延层。
8.如权利要求7所述的方法，其中该第二外延层包含一无掺杂锗化硅层。
9.如权利要求1所述的方法，其中该第一外延层包含一无掺杂外延层。
10.如权利要求9所述的方法，其中该第一外延层包含一无掺杂硅层。
11.如权利要求1所述的方法，其中该第一区域包含一NMOS区域以及该第二区域包含一PMOS区域。
12.如权利要求1所述的方法，其中该第一阱区包含一P阱且该第二阱区包含一N阱。
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