[发明专利]具有可作为最后级高速缓存片或神经网络单元存储器操作的存储器阵列的处理器

权利要求书

1.一种处理器，包括：

多个处理核心；

最后级高速缓存存储器(LLC)，所述最后级高速缓存存储器由所述多个处理核共享，所述LLC包括多个片；及

神经网络单元(NNU)，包括：

神经处理单元(NPU)的阵列；及

存储器阵列；

其中为了从所述存储器阵列操作以存储由多个NPU读取的神经网络权重的第一模式转换到所述存储器阵列作为所述LLC的除了所述多个片之外的片操作的第二模式，所述处理器：

对所述LLC进行回写无效；及

更新哈希算法，以包括所述存储器阵列作为所述LLC的除了所述多个片之外的片；及

其中为了从所述第二模式转换到所述第一模式，所述处理器：

对所述LLC进行回写无效；及

更新所述哈希算法，以从所述LLC排除所述存储器阵列。

2.根据权利要求1所述的处理器，

其中为了从所述第一模式转换到所述第二模式，所述处理器还使所述NNU存储器阵列无效。

3.根据权利要求1所述的处理器，

其中为了对所述LLC进行回写无效以从所述第一模式转换到所述第二模式，所述处理器对所述多个片进行回写无效；及

其中为了对所述LLC进行回写无效以从所述第二模式转换到所述第一模式，所述处理器对所述多个片和所述存储器阵列进行回写无效。

4.根据权利要求1所述的处理器，

其中为了对所述LLC进行回写无效以从所述第一模式转换到所述第二模式，所述处理器仅对所述多个片中的以下高速缓存行进行回写无效，所述高速缓存行的地址被排除所述存储器阵列的哈希算法哈希到与包括所述存储器阵列的哈希算法不同的片；及

其中为了对所述LLC进行回写无效以从所述第二模式转换到所述第一模式，所述处理器仅对所述多个片和所述存储器阵列中的以下高速缓存行进行回写无效，所述高速缓存行的地址被排除所述存储器阵列的哈希算法哈希到与包括所述存储器阵列的哈希算法不同的片。

5.根据权利要求4所述的处理器，

其中其地址由包括所述存储器阵列的哈希算法映像到所述多个片的所有高速缓存行由排除所述存储器的哈希算法映射到相同的片；及

其中为了对所述LLC进行回写无效以从所述第二模式转换到所述第一模式，所述处理器不对所述多个片中的任何高速缓存行进行回写无效，及对所述存储器阵列的高速缓存行进行回写无效。

6.根据权利要求5所述的处理器，

其中包括所述存储器阵列的哈希算法除了高速缓存行地址的第二多个位之外还使用所述高速缓存行地址的第一多个位，所述高速缓存行地址的所述第二多个位与所述高速缓存行地址的所述第一多个位不同。

7.根据权利要求6所述的处理器，

其中当所述高速缓存行地址的所述第二多个位等于预定值时，包括所述存储器阵列的哈希算法选择所述存储器阵列，否则选择所述多个片中使用所述高速缓存行地址的所述第一多个位的一个片。

8.根据权利要求1所述的处理器，还包括：

环总线，所述NNU、所述多个片和多个处理核心耦合到所述环总线。

9.根据权利要求8所述的处理器，还包括：

其中当在所述第一模式中操作时，所述多个处理核心通过所述环总线访问作为外围设备的所述NNU，用于加速神经网络计算。

10.根据权利要求1所述的处理器，

其中为了从所述第一模式转换到所述第二模式并且从所述第二模式转换到所述第一模式，所述处理器在所述LLC的回写无效之前使所述多个处理核心同步，并且在所述LLC的回写无效之后恢复执行。