[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，其中方法包括：提供基底，所述基底包括栅极区域，所述栅极区域之间的基底内具有源漏掺杂区；在所述源漏掺杂区上形成电连接层；在所述基底上形成栅极结构和介质层，所述栅极结构位于栅极区域基底上，所述介质层覆盖电连接层以及被暴露出的部分栅极结构；去除所述源漏掺杂区上的介质层，直至暴露出电连接层，形成接触孔，所述接触孔的侧壁暴露出栅极结构。所述方法能够降低形成接触孔的难度。

技术领域

本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

MOS(金属-氧化物-半导体)晶体管是一种重要的半导体器件，MOS晶体管的基本结构包括：半导体衬底；位于半导体衬底表面的栅极结构；位于栅极结构一侧的半导体衬底中的源区和栅极结构另一侧的半导体衬底中的漏区。

随着特征尺寸的进一步减小，相邻栅极结构之间的距离减小，使得在上述栅极结构之间的间隙中形成用以连接源区、漏区和上层金属线的接触孔的工艺变得较为困难，故引入了自对准接触孔的形成工艺。

目前，较为常用的自对准接触孔的制备方法包括：在半导体衬底表面形成栅极结构；在栅极结构侧壁表面形成侧墙；在栅极结构顶部表面形成保护层；形成覆盖半导体衬底、保护层和侧墙的层间介质层；在层间介质层中形成贯穿层间介质层厚度的接触孔，所述接触孔位于相邻的栅极结构之间。

然而，自对准接触孔的形成难度较大。

发明内容

本发明解决的技术问题是提供一种半导体结构及其形成方法，以提高半导体器件的性能。

为解决上述技术问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括栅极区域，所述栅极区域之间的基底内具有源漏掺杂区；在所述源漏掺杂区上形成电连接层；在所述基底上形成栅极结构和介质层，所述栅极结构位于栅极区域基底上，所述介质层覆盖电连接层以及被暴露出的部分栅极结构；去除所述源漏掺杂区上的介质层，直至暴露出电连接层，形成接触孔，所述接触孔的侧壁暴露出栅极结构。

可选的，所述电连接层的厚度为：20纳米～50纳米。

可选的，所述电连接层的厚度与栅极结构的高度比值为：1:3～1:2。

可选的，所述接触孔的深宽比为：3:1～8:1。

可选的，所述介质层包括第一介质层以及位于第一介质层上的第二介质层；所述第一介质层、第二介质层、栅极结构和源漏掺杂区的形成步骤包括：在所述栅极区域基底上形成伪栅结构；在所述伪栅结构两侧的基底内形成所述源漏掺杂区；在所述基底和源漏掺杂区上形成所述第一介质层，所述第一介质层覆盖伪栅结构的侧壁，且暴露出伪栅结构的顶部表面；去除所述伪栅结构，在所述第一介质层内形成伪栅开口；在所述伪栅开口内形成栅极结构；在所述第一介质层和栅极结构上形成第二介质层。

可选的，形成所述第一介质层之前，形成所述电连接层；所述基底包括鳍部，所述栅极结构横跨所述鳍部。

可选的，所述电连接层的材料为金属时，所述电连接层的形成步骤包括：在所述基底和源漏掺杂区上、以及伪栅结构的侧壁和顶部表面形成初始电连接膜；去除部分初始电连接膜，形成电连接膜，所述电连接膜的顶部表面低于伪栅结构的顶部表面；沿垂直于所述鳍部延伸方向上，去除源漏掺杂区之间的电连接膜，形成所述电连接层；所述金属包括：钨、铝或者铜。

可选的，当所述电连接层包括掺杂层以及位于掺杂层上的金属硅化物层时，所述电连接层的形成步骤包括：在所述基底和源漏掺杂区上、以及伪栅结构的侧壁和顶部表面形成初始掺杂材料层；去除部分初始掺杂材料层，形成初始掺杂膜，所述初始掺杂膜的顶部表面低于伪栅结构的顶部表面；去除垂直于所述鳍部延伸方向上源漏掺杂区之间基底上的初始掺杂膜，形成所述掺杂膜；对部分所述掺杂膜进行金属化处理，形成所述掺杂层和位于掺杂层上的金属硅化物层。