[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，方法包括：提供基底，所述基底上形成有介电层，且所述介电层内形成有露出所述基底的开口；通过原子层沉积工艺，在所述开口的底部和侧壁上形成阻挡层，且所述阻挡层中掺杂有Ge离子；形成所述掺杂有Ge离子的阻挡层后，在所述开口中形成与所述基底电连接的铜互连。阻挡层中掺杂有Ge离子，因此在所述开口中形成铜互连后，所述阻挡层中的Ge能够与Cu形成Cu‑Ge键，从而提高所述阻挡层对铜的阻挡效果，改善铜扩散的问题，进而提高半导体结构的电学性能和可靠性性能，例如可以提高经时击穿性能。

技术领域

本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

随着集成电路制造技术的不断发展，人们对集成电路的集成度和性能的要求变得越来越高。为了提高集成度，降低成本，元器件的关键尺寸不断变小，集成电路内部的电路密度越来越大，这种发展使得晶圆表面无法提供足够的面积来制作所需要的互连线。

为了满足关键尺寸缩小过后的互连线所需，目前不同金属层或者金属层与衬底的导通是通过互连结构实现的。随着技术节点的推进，互连结构的尺寸也变得越来越小；相应的，形成互连结构的工艺难度也越来越大，而互连结构的形成质量对后段(Back End OfLine，BEOL)电路的性能影响很大，严重时会影响半导体器件的正常工作。

但是，现有技术互连结构的形成工艺容易导致半导体结构的电学性能和可靠性性能下降。

发明内容

本发明解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的电学性能和可靠性性能。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有介电层，且所述介电层内形成有露出所述基底的开口；通过原子层沉积工艺，在所述开口的底部和侧壁上形成阻挡层，且所述阻挡层中掺杂有Ge离子；形成所述掺杂有Ge离子的阻挡层后，在所述开口中形成与所述基底电连接的铜互连。

可选的，所述阻挡层的材料为掺杂有Ge离子的TaN。

可选的，Ge在所述阻挡层材料中所占原子百分比含量为3％至6％。

可选的，所述阻挡层的厚度为至

可选的，所述原子层沉积工艺所采用的前驱体包括含锗前驱体。

可选的，所述含锗前驱体为GeH₄、Ge₂H₆、Ge₃H₈、Ge₄H₁₀或Ge₅H₁₂。

可选的，对所述开口的底部和侧壁进行至少一次膜层形成工艺，形成所述阻挡层；所述膜层形成工艺的步骤包括：采用原子层沉积工艺，在所述开口的底部和侧壁上形成过渡阻挡层；采用H₂和Ar对所述过渡阻挡层进行等离子体处理。

可选的，所述阻挡层的材料为掺杂有Ge离子的TaN；所述原子层沉积工艺的参数包括：采用的前驱体包括PDMAT、GeH₄和NH₃，载气为氩气，氩气的气体流量为500sccm至2000sccm，GeH₄的气体流量为50sccm至500sccm，NH₃的气体流量为500sccm至2000sccm，工艺温度为200摄氏度至350摄氏度，压强为2托至6托，沉积次数为3次至5次。

可选的，所述等离子体处理的参数包括：功率为100W至500W，压强为5Torr至10Torr，处理时间为5秒至20秒，H₂的气体流量为30sccm至100sccm，Ar的气体流量为200sccm至500sccm。

可选的，在所述开口中形成铜互连后，还包括步骤：对所述铜互连进行退火处理。